• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2007년도 춘계학술발표대회
• /
• pp.1421-1423
• /
• 2007

제안하는 arbiter 구조는 AMBA AHB Protocol에서 사용하는 표준 arbiter 를 개선하여, master device들간의 버스 사용에 따른 bus conflict 를 감소시킨 구조이다. 제안하는 arbiter 구조는 인접한 주소를 참조하는 master device 들의 전송을 버스의 대역폭 내에서 한 번에 전송함으로써 버스 전송 횟수 및 데이터 전송량을 감소시킨다. 실험결과, 제안하는 arbiter 구조는 기존의 arbiter 구조에 비해 최대 89%의 전송량이 감소하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권1호
• /
• pp.33-39
• /
• 2011

H.264 decoders usually have pipeline architecture by a macroblock or a 4 ${\times}$ 4 sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and higher data bandwidth. Adaptive pipeline architecture for H.264 decoders has been proposed for efficient decoding and lower the requirement of the bandwidth for the memory bus. However, it requires a controller for the adaptive priority control to utilize the advantage. We propose a smart bus arbiter that replaces the controller. It is introduced to adjust the priority adaptively the QoS (Quality of Service) control of the decoding process. The smart arbiter can be integrated the arbiter of bus systems and it works when certain conditions are met so that it does not affect the original functions of the arbiter. An H.264 decoder using the proposed architecture is designed and implemented to verify the operation using an FPGA.

• 한국통신학회논문지
• /
• 제34권12B호
• /
• pp.1359-1370
• /
• 2009

무선 센서 네트워크에서 데이터 전송은 데이터 중심 라우팅에 기반하여 이루어지기 때문에 공표/신청 통신 패러다임과 부합한다. 공표/신청 패러다임은 공간 분리성, 시간 분리성, 동기화 분리성이라는 세가지 분리 특성을 통해 대규모 애플리케이션 환경을 위한 확장성과 강건성을 제공할 수 있다. 그러나 현존하는 무선 센서 네트워크의 데이터 전송 방안들은 이 분리성들을 완전히 만족하지 못한다. 따라서, 우리는 세가지 분리성을 온전히 만족하기 위한 새로운 데이터 전송 방안인 ARBITER를 제시한다. ARBITER는 독립 네트워크 구조체를 구성하여, 공표자와 신청자 간의 정보 교환이 구조체를 통해 간접적이고 비동기적으로 이루어지도록 한다. ARBITER는 또한 공표자와 신청자가 서로 다른 시기에 연결을 시도하더라도 이를 지원할 수 있도록 구조체가 데이터와 쿼리를 저장하고 서로간의 매핑을 관리한다. 시뮬레이션 결과는 ARBITER가 확장성, 네트워크 강건성, 데이터 신뢰성, 이동성 지원, 그리고 에너지 효율성에서 더 나은 성능을 보인다는 것을 입증한다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2007년도 춘계학술대회 논문집
• /
• pp.37-38
• /
• 2007

• 한국컴퓨터정보학회논문지
• /
• 제7권2호
• /
• pp.115-123
• /
• 2002

본 논문은 중재기가 제공되는 새로운 타입의 입출력 버퍼 ATM스위치를 제안하고 다양한 트래픽 상태하에서 그 성능을 연구하였다. 제안된 스위치는 PRI 신호를 제어할 수 있는 중재기의 구조와 특성을 최대한 활용하기 위한 목적으로 설계되었다. 제안된 스위치의 기본적인 목적은 간단한 입력 버퍼 스위치에 발생하는 HOL블록킹 현상을 제거 또는 적어도 최소화하는 것이다. 여러 가지 HOL 중재 알고리즘들이 이러한 목적으로 논문을 통해 제안되었다. 제안된 스위치에서는 중재기와 출력단에 버퍼를 이용하여 HOL 블록킹 현상의 억제를 효과적인 방식으로 시도하였다. 중재기는 다수의 잘 알려진 HOL 조정 알고리즘 중에서 Three Phase Algorithm을 사용하도록 설계되었다. 제안된 스위치는 REQ신호를 통하여 우선 전송의 제어를 요청, 이 신호를 중재기로 전송함으로써 중재기는 입력 버퍼로부터 전송된 신호를 제어한다. 컴퓨터 시뮬레이션 결과는 균일 트래픽 상태하에서 제안된 스위치의 효과를 설명하기 위해 제공하였다.

• 한국컴퓨터정보학회논문지
• /
• 제8권2호
• /
• pp.97-105
• /
• 2003

본 논문은 중재기가 제공되는 새로운 타입의 입출력 버퍼 ATM스위치를 제안하고 다양한 트래픽 상태하에서 그 성능을 연구하였다. 제안된 스위치는 PRI 신호를 제어할 수 있는 중재기의 구조와 특성을 최대한 활용하기 위한 목적으로 설계되었다. 제안된 스위치의 기본적인 목적은 간단한 입력 버퍼 스위치에서 발생하는 HOL 블록킹 현상을 제거하거나, 적어도 줄일 수 있도록 하는 것이다. 여러 가지 HOL 중재 알고리즘들이 이러한 목적으로 논문을 통해 제안되었다. 제안된 스위치에서는 중재기와 출력단에 버퍼를 이용하여 HOL 블록킹 현상의 억제를 효과적인 방식으로 시도하였다. 중재기는 다수의 잘 알려진 HOL 조정 알고리즘 중에서 Three Phase Algorithm을 사용하도록 설계되었다 제안된 스위치는 REQ신호를 통하여 우선 전송의 제어를 요청, 이 신호를 중재기로 전송함으로써 중재기는 입력 버퍼로부터 전송된 신호를 제어한다. 컴퓨터 시뮬레이션 결과는 비균일 random 트래픽 상태 하에서 제안된 스위치의 효과를 설명하기 위해 제공하였다.

• 한국정보통신학회논문지
• /
• 제13권8호
• /
• pp.1653-1658
• /
• 2009

SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.

• 센서학회지
• /
• 제27권1호
• /
• pp.59-63
• /
• 2018

Among Internet of things (IoT) applications, the most demanding requirements for the widespread realization of many IoT visions are security and low power. In terms of security, IoT applications include tasks that are rarely addressed before such as secure computation, trusted sensing, and communication, privacy, and so on. These tasks ask for new and better techniques for the protection of data, software, and hardware. An integral part of hardware cryptographic primitives are secret keys and unique IDs. Physical Unclonable Functions(PUF) are a unique class of circuits that leverage the inherent variations in manufacturing process to create unique, unclonable IDs and secret keys. In this paper, we propose a low power Arbiter PUF circuit with low error rate and high reliability compared with conventional arbiter PUFs. The proposed PUF utilizes a power gating structure to save the power consumption in sleep mode, and uses a razor flip-flop to increase reliability. PUF has been designed and implemented using a FPGA and a ASIC chip (a 0.35 um technology). Experimental results show that our proposed PUF solves the metastability problem and reduce the power consumption of PUF compared to the conventional Arbiter PUF. It is expected that the proposed PUF can be used in systems required low power consumption and high reliability such as low power encryption processors and low power biomedical systems.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2004년도 춘계종합학술대회
• /
• pp.291-294
• /
• 2004

본 연구는 단일 입력 및 다중 출력 크로스바 방식의 스위치 구조에 관한 연구로써 특히 고효율의 방송 기능을 가지는 가변형 방송스위치 구조를 지원한다. 입력 및 출력 버퍼 스위치(input and output buffer switch)에서 중앙 중재기(central arbiter)가 다중 입력포트로부터의 전송 요청(request)을 모아서 모든 입력포트들이 공유하는 각 출력포트에서 최대한 많은 전송 허가(grant)를 빠른 시간 내에 결정하고 그 결과를 각 입력 버퍼들에게 고속으로 전달(transmission)하는 기능을 지원하는 스위치 구조에 관한 것으로 특별히 방송 패킷(broadcast packet)을 스위칭 함에 있어 높은 처리율 (high throughput)을 제공하면서 고속으로 대용량 스위칭(large scale switching) 기능을 제공한다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송공학회 2010년도 하계학술대회
• /
• pp.411-414
• /
• 2010

본 논문은 비디오 처리를 위한 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 arbiter에 의해 제어되며 이것은 메모리 억세스를 요구하는 모듈들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 버스를 사용하기 위한 승인을 받기 위해서 마스터와 신호를 주고 받는 MAU블록, grant 신호를 디코딩하고 컨트롤 신호의 상태를 정의한 arbiter 블록, SDRAM의 ac parameter를 저장하고 bank의 준비 여부, read/write 가능 여부, precharge와 refresh의 가능 여부를 확인하여 system과 read/write가 준비되었다는 신호를 출력, SDRAM의 실질적인 입력신호를 생성하는 memory accelerator 블록, 생성된 입력신호를 저장하고 마스터에서 직접 write data를 입력 받는 memory I/F 블록으로 구성된다. 이 메모리 제어기는 174.28MHz의 주파수로 동작하였다. 본 설계는 VHDL을 이용하여 설계되었고, ALTERA의 Quartus II를 이용하여 합성하였다. 또한 ModelSim을 이용하여 설계된 회로를 검증하였다. 구현된 하드웨어는 StatixIII EP3SE80F1152C2 칩을 사용하였다.