• ETRI Journal
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• 제27권5호
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• pp.491-496
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• 2005

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction-level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권12호
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• pp.723-731
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• 2005

The $4{\times}4$ homogeneous transformation matrix is a compact representation of orientation and position of an object in robotics and computer graphics. A coordinate transformation is accomplished through the successive multiplications of homogeneous matrices, each of which represents the orientation and position of each corresponding link. Thus, for real time control applications in robotics or animation in computer graphics, the fast multiplication of homogeneous matrices is quite demanding. In this paper, a parallel-architecture vector processor is designed for this purpose. The processor has several key features. For the accuracy of computation for real application, the operands of the processors are floating point numbers based on the IEEE Standard 754. For the parallelism and reduction of hardware redundancy, the processor takes column vectors of homogeneous matrices as multiplication unit. To further improve the throughput, the processor structure and its control is based on a pipe-lined structure. Since the designed processor can be used as a special purpose coprocessor in robotics and computer graphics, additionally to special matrix/matrix or matrix/vector multiplication, several other useful instructions for various transformation algorithms are included for wide application of the new design. The suggested instruction set will serve as standard in future processor design for Robotics and Computer Graphics. The design is verified using FPGA implementation. Also a comparative performance improvement of the proposed design is studied compared to a uni-processor approach for possibilities of its real time application.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.71-80
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• 2004

본 논문은 mobile platform에서 사용될 Multimedia 적용을 위한 embedded Processor의 기본 구조 연구에 관한 내용으로 MPEG4 응용에 적합한 processor의 기본 구조 그리고 mobile platform에 적용될 수 있는 energy efficiency를 고려한 구조설계를 주 내용으로 하고 있다. multimedia 응용 embedded processor의 기본 구현 구조 요소인 processor data path architecture(pipeline, branch prediction, multiple issue superscalar, function unit number)의 기본 구조 설정과 cache hierarchy와 그 구성의 적합한 예상구조를 설정하기 위해 본 논문에서는 multimedia 응용 프로그램인 MPEG4를 processor simulator의 test bench로 사용하여 다양한 구조에 대한 simulation을 수행하였다. 그리고 mobile platform 적용에 적합한 구조인지에 대한 문제를 energy efficiency관점에서 고찰하여 적용 가능한 기본 processor 구조를 설정하였다. 그리고 본 논문에서 제안된 기본 구조 연구는 mobile platform에 바로 적용이 가능하며 더 나아가 특정 응용 프로그램에 최적의 성능을 발휘할 수 있는 자동화 설계기반환경에서의 configurable processor 설계에서 그 기본 processor 구조로 사용될 수 있다.

• 조명전기설비학회논문지
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• 제22권4호
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• pp.93-99
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• 2008

휴대용 기기의 다양한 기능으로 인해 에너지 절약은 더욱 중요한 문제가 되고 있다. Dynamic Voltage Scaling(DVS)는 임베디드 기기에서 대표적으로 사용되는 에너지 절약 방법이다. 본 논문에서는 응용프로그램의 작업량 변화에 따라 프로세서의 동작 전압과 속도를 조절할 수 있는 DVS 알고리즘을 제안한다. 제안된 DVS 알고리즘은 커널의 DVS 모듈과 응용프로기램의 작업량 변화를 관찰하는 함수로 구성되어 있으며 작업량이 급격히 증가 하거나 감소하는 경우 이에 알맞은 프로세서의 동작 수준을 결정함으로서 작업의 데드라인을 넘기지 않으면서도 전력 소비를 줄일 수 있도록 하였다. 제안된 DVS 알고리즘은 Linux 2.6 커널과 PXA270프로세서를 이용한 임베디드 시스템에서 구현되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.228-231
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• 1999

This paper describes the design and implementation of an application specific instruction-set processor developed for embedded DSP applications. The instruction-set has an uniform size of 16 bits, and supports 3 types of instructions: Primitive, Complex, and Specific. To reduce code size and cycle count we introduce complex instructions that can be selected according to the application under consideration, which leads to 50% code size reduction maximally. The processor has two independent data memories to double the data throughput and the address space. The processor is synthesized by 0.6$\mu$m single-poly double-metal technology. Critical path simulation shows that the maximum frequency is 110MHz and total gate count is 132, 000.

• 한국전산유체공학회:학술대회논문집
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• 한국전산유체공학회 1998년도 추계 학술대회논문집
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• pp.29-35
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• 1998

In this paper, the on-going effort and progress for developing an integrated software for automated CFD application is described. As an outcome of the effort devoted so far, a new system, ICFDIT, is developed and introduced in this paper. The new system can be used to solve fluid dynamics problems in a convenient graphical environment, and it includes a pre-processor, a main-processor, and a post-processor. Usage of the system and examples are demonstrated, and some issues for improvement of the system are discussed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.662-665
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• 1988

This paper proposes the Minimum-Distance Classification(MDC) processor using the Residue Number System(RNS). The proposed MDC Processor in this paper is efficient for real-time pattern clustering application and illustrate satisfiable error rate in application experiments of image segmentation but error rate increase as cluster number do.

• 한국정밀공학회지
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• 제14권8호
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• pp.49-56
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• 1997

In recent years, ultrasonic technics has been widely applied to industrial fields and its application range has been expanded as a result of continuous research and development. This paper is concerned with development of post-processor program for ultrasonic test and two-axis automatic ultrasonic system for application of industrial fields. Test results of ultrasonic test post-processor program and two-axis auto- matic ultrasonic system have a good agreement with results of ultrasonic evaluation for defect detection in industrial fields. Therefore we think that the developed ultrasonic test post-processor program and two- axis automatic ultrasonic system in this work is very useful for application of industrial fields.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권2호
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• pp.97-103
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• 2017

정규표현식 패턴 매칭을 고속으로 수행하기 위하여 하드웨어 기반의 정규표현식 매칭 회로들이 제시되었으며, 특히 보통 프로세서처럼 정규표현식에 대한 프로그램을 실행하여 패턴 매칭을 수행하는 정규표현식 프로세서가 제시되었다. 정규표현식 프로세서가 패턴 매칭을 수행하기 위해서는 명령어 메모리에 정규표현식 패턴에 대한 명령어가, 데이터 메모리에는 매칭 대상이 되는 데이터가 미리 저장되어야 한다. 정규표현식 프로세서를 호스트의 보조프로세서로 사용하려면 호스트에서 정규표현식 프로세서의 명령어 메모리와 데이터 메모리를 초기화하는 기능을 제공해야 하며 이를 위한 호스트 인터페이스가 필요하다. 본 논문에서는 Altera사의 DE1-SoC 보드에서 호스트와 정규표현식 프로세서 간의 인터페이스를 설계하였고, 이를 사용하기 위한 응용 프로그램 인터페이스도 구현하였다. 응용 프로그램에서 응용프로그램 인터페이스를 사용하여 정규표현식 프로세서를 이용한 패턴 매칭을 수행하여 호스트 인터페이스의 동작을 확인하였다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제2권2호
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• pp.131-136
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• 2013

멀티코어 프로세서는 다수의 컴퓨팅 코어를 제공해줌으로써 응용 프로세스들의 병렬성을 증대시키고 전체 시스템의 처리율을 크게 향상시켜주고 있다. 최근 멀티코어의 구조적인 특징에 의해서 프로세서 친화도에 따른 네트워크 I/O 성능 차이를 관찰하고, 많은 연구자들이 최적의 프로세서 친화도를 결정하기 위한 연구를 진행하고 있다. 기존의 동적 프로세서 친화도 결정 기법은 응용 프로그램의 수정과 시스템 사양 변경에 투명하게 대처할 수 있으나, 각 응용 프로그램의 고유 특성과 경험을 통해서 수집할 수 있는 정보를 충분히 얻을 수 없다는 제한사항이 있다. 따라서 최적의 프로세서 친화도를 제공하기 어렵다. 본 연구는 프로세서 친화도 결정을 위해서 의미 있는 시스템 변수를 획득하고 최적의 친화도 결정을 지원하기 위한 도구를 제안한다. 구현된 도구는 동적 친화도 결정에 활용되어 그 한계를 극복하고 더 높은 네트워크 대역폭을 제공할 수 있음을 보인다.