• 한국전자파학회논문지
• /
• 제15권2호
• /
• pp.134-139
• /
• 2004

40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로를 제작하기에 앞서 10 Gb/s 클락 복원회로를 제작, 측정하였다. 40 Gb/s 클락 복원회로에 -10 dBm의 40 Gb/s NRZ 신호를 입력하였을 때, 비선형 회로를 통과한 후에 40 GHz의 클락이 출력 전력 -20 dBm으로 복원되었다. 비선형 회로를 통과하여 복원된 클락은 협대역 필터를 통과하고, 증폭되게 된다. 제작된 클락 복원회로는 클락의 지터를 감소시키고, 더욱 안정화 시키기 위하여 위상 동기 회로의 입력으로 사용되게 된다.

• 한국전자파학회논문지
• /
• 제26권8호
• /
• pp.740-747
• /
• 2015

최근 밀리미터파 대역을 활용하는 이동통신시스템이 제안되고 있으며, 60 GHz 대역 전력증폭기로 인해 발생하는 비선형성을 효율적으로 보상하기 위한 방법의 중요성이 증가하고 있다. 본 논문에서는 전력증폭기의 비선형성이 상대적으로 작은 구간과 큰 구간으로 구분하여 계수를 사용하는 다중계수 사전왜곡기 구조를 제안하고, 이를 60 GHz 대역 고출력 전력증폭기 FMM5715X에 적용하여 LTE 신호의 선형성 보상 성능을 평가하였다. 하드웨어 테스트베드를 활용한 성능평가를 통해, 기존 방식 대비 제안 방식은 ACLR(Adjacent Channel Leakage Ratio) 측면에서 최대 6 dB 개선됨을 보인다.

• 한국전자파학회논문지
• /
• 제27권1호
• /
• pp.92-95
• /
• 2016

본 논문에서는 UHF 대역인 900 MHz에서 열음향 영상(thermoacoustic imaging, TAI) 응용을 위한 1 kW급 반도체 펄스 전력 증폭기를 설계 및 제작하였다. 반도체 펄스 전력 증폭기는 단펄스(short pulse) 동작을 위하여 펄스 폭 $80{\mu}s$, 듀티사이클 1 %, 900 MHz의 캐리어 주파수 조건에서 설계되었다. 전체 전력 증폭기는 16개의 단일 전력 증폭기를 윌킨슨 전력 분배기를 통해 결합하여 제작되었고, 사용된 능동 소자는 Freescale사의 MRFE6P9220HR3 LDMOSFET이 사용되었다. 제작된 전력 증폭기는 입력 전력이 -16 dBm일 때 중심주파수에서 60.2 dBm의 출력 전력과 76.2 dB의 전력 이득, 그리고 25 %의 드레인 효율 특성을 나타내었다.

• 한국광학회지
• /
• 제19권1호
• /
• pp.60-67
• /
• 2008

전광 그레이코드(gray code) 이진코드(binary code) 변환기를 상용화 전산모사 프로그램(VPI)을 이용하여 처음으로 구현하였다. 전자회로 디자인 방법을 상호 이득변조를 이용한 전광 논리회로에 적합하도록 변형하여, 이상적이지 않은 전광 논리게이트에 의한 신호 왜곡이 최소화 되도록 하였다. 2.5 Gbps의 20 dB 소광비를 가지는 입력 신호에 대해, 신호재생기 없이 가장 많이 왜곡된 출력 신호에 (최하위 비트-LSB) 대해 약 4 이상의 Q값을 얻을 수 있었다. 또한 그레이 코드 이진코드 변환기를 디자인하면서, 이단 단순화 방법을 (two-level simplification method) 변형하여, 그레이코드 이진코드 변환기뿐 아니라 일반적인 전광 회로에 적용할 할 수 있는 일반적 방법을(일단 단순화 방법: one-level simplification method) 얻을 수 있었다.

• 대한전자공학회논문지SD
• /
• 제38권6호
• /
• pp.436-445
• /
• 2001

본 논문은, Op Amp 회로를 이용한, 모듈로(modulo) (2ⁿ-1) 병렬처리(parallel-processing) 잉여(residue) 승산기(multipliers)의 설계 및 이진(binary) 승산기 설계에 대한 그 기술의 응용 방법에 관한 것이다. 전산처리에 있어서 승산속도의 제약은 집적회로(VLSI) 기술의 발전에 많은 지장을 초래한다. 본 연구는, 이러한 문제를 해결키 위해 (Op Amp 회로를 이용) 모듈로 (2ⁿ-1) 상에서, 시간복잡도(time complexity)가 O( log₂( log₂( log₂ⁿ)))보다 우수한, 일종의 모듈로 병렬 승산기를 구현함과 동시에, 그 기술의 이진 승산기 설계에 대한 응용방법을 모색한다. 이러한 병렬 승산기는 기존의 병렬 승산기들에 비해 에어리어복잡도 (area complexity) 및 시간복잡도(time complexity)에 있어 매우 우수한 성질들을 갖게 되며, 같은 효율을 갖는 이진 승산기의 제작에 쉽게 응용할 수 있어 그 학술적 이용 가치가 높다.

• 전자공학회논문지D
• /
• 제36D권8호
• /
• pp.62-67
• /
• 1999

본 논문에서는 반도체 광 증폭기내에서 상호 이득변조 방식을 이용한 파장변환기의 입력 다이너믹 영역을 넓히기 위한 구조를 제안하였다. 파장변환기에서의 성능의 척도가 되는 파워 패널티에 대한 입력 펌프 및 프로우브 광 세기의 영향을 조사하였으며, 그 결과 프로우브광의 세기가 펌프광의 세기보다 약 3 dB, 낮은 경우에 최적의 BER 성능을 보였다. 이러한 특성을 이용하여 입력 펌프광의 세기를 감지하고 그에 따라 프로우브 광원에 가해지는 바이어스 전류로 프로우브 광의 세기를 제어하는 파장변환기 구조를 제안하였다. 따라서 넓은 입력 다이너믹 영역을 가지는 파장변환기를 구현할 수 있으며, 2.5 Gb/s 광신호에 대해 20 dB 이상의 입력 다이너믹 영역을 얻었다.

• 대한전자공학회논문지TC
• /
• 제46권2호
• /
• pp.141-146
• /
• 2009

본 논문에서는 새로운 고조파 조절 회로를 이용한 Si LDMOSFET 고효율 전력증폭기를 구현하였다. 본 고조파 조절 회로는 2차, 3차 고조파 성분에 대하여 단락 임피던스를 갖으며, 입출력 정합 회로를 설계하기 위하여 사용된다. 제안된 고조파 조절 회로의 효율 개선 효과가 class-F 혹은 inverse class-F 고조파 조절 회로 보다 우수하다는 것을 증명하였다. 또한, 고조파 조절 회로가 출력 정합 회로뿐만 아니라, 입력 정합 회로에도 사용될 경우, 제안된 전력증폭기의 효율은 더욱 더 개선된다. 제안된 전력증폭기의 최대 전력 효율 (PAE)의 측정값은 1.71 GHz의 주파수 대역에서 82.68%이다. Class-F와 inverse class-F 전력증폭기와 비교할 때, 제안된 전력증폭기의 최대 PAE 측정값은 $5.08\;{\sim}\;9.91\;%$ 향상된다.

• 대한전자공학회논문지TC
• /
• 제47권10호
• /
• pp.8-16
• /
• 2010

OFDM (Orthogonal Frequency Division Multiplexing) 시스템은 다수 반송파 전송의 특수한 형태로 주파수 선택적 페이딩이나 협대역 간섭에 대한 강건함이 증가하기 때문에 차세대 무선 광대역 통신 시스템의 전송 방식으로 큰 관성을 받고 있다. 하지만 출력 신호의 크기가 Rayleigh 분포를 갖기 때문에 무선 통신 환경에서 TWTA (Traveling Wave Tube Amplifier)와 같은 고출력 증폭기 (High Power Amplifier; HPA)의 비선형 특성으로 인하여 단일 반송파 전송 방식보다 심각한 비선형 왜곡이 발생하게 된다. 본 논문에서는 HPA의 비선형성에 의한 비선형 왜곡을 보상하기 위해 SCPWL (Simplicial Canonical Piecewise-Linear) 모델 기반의 새로운 디지털 사전왜곡기를 제안한다. 제안된 사전왜곡기의 성능평가를 위해 AWGN (Additive White Gaussian Noise) 채널 하에서 16-QAM과 64-QAM 변조 방식을 이용하고, 1024-point FFT/IFFT로 구현된 OFDM 시스템에서 다양한 실험을 실시하였다. 모의실험 결과, HPA에 의해 발생하는 비선형 왜곡을 효과적으로 보상함으로써 우수한 성능 향상이 있음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제48권12호
• /
• pp.82-90
• /
• 2011

저전력 전류-모드 신호처리를 위해 새로운 AB급 전류 감산기와 이를 이용한 노튼(Norton) 증폭기를 설계하였다. 전류 감산기는 트랜스리니어 셀(translinear cell), 2개의 전류 미러, 그리고 공통-이미터 증폭기로 구성되었다. 전류 감산의 원리는 트랜스리니어 셀로 입력되는 두 전류의 차가 전류 미러에 의해 얻어지고 이 전류는 공통-이미터 증폭기에 의해 ${\beta}$배 증폭되는 것이다. 노튼 증폭기는 설계한 AB급 전류 감산기와 광대역 전압 버퍼(buffer)로 구성되었다. 시뮬레이션 결과 전류 감산기는 $20{\Omega}$의 입력 저항, 50배의 전류 증폭도, $i_{IN1}$ > $i_{IN2}{\geq}4I_B$의 전류 입력 범위를 갖고 있다는 것을 확인하였다. 노튼 증폭기는 ${\pm}2.5V$ 공급전압에서 312MHz의 단위-이득 주파수, 130dB의 트랜스래지스턴스(transresistance), 4mW의 소비전력은 갖고 있다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제16권3호
• /
• pp.339-345
• /
• 2016

This paper presents a two-stage power amplifier MMIC using a $0.4{\mu}m$ GaN-HEMT process. The two-stage structure provides high gain and compact circuit size using an integrated inter-stage matching network. The size and loss of the inter-stage matching network can be reduced by including bond wires as part of the matching network. The two-stage power amplifier MMIC was fabricated with a chip size of $2.0{\times}1.9mm^2$ and was mounted on a $4{\times}4$ QFN carrier for evaluation. Using a downlink LTE signal with a PAPR of 6.5 dB and a channel bandwidth of 10 MHz for the 2.6 GHz band, the power amplifier MMIC exhibited a gain of 30 dB, a drain efficiency of 32%, and an ACLR of -31.4 dBc at an average output power of 36 dBm. Using two power amplifier MMICs for the carrier and peaking amplifiers, a Doherty power amplifier was designed and implemented. At a 6 dB back-off output power level of 39 dBm, a gain of 24.7 dB and a drain efficiency of 43.5% were achieved.