• 정보보호학회논문지
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• 제28권5호
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• pp.1079-1087
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• 2018

타원 곡선 암호 시스템의 주요 연산이 스칼라 곱셈 알고리즘은 부채널 분석에 취약함이 보고되어 왔다. 특히 알고리즘이 수행되는 동안 소비되는 전력 패턴 및 방출되는 전자파 패턴을 활용하는 부채널 분석에 취약하다. 이에 다양한 대응 기법이 연구되어 왔으나 데이터 종속 분기 유형, 중간 값에 따른 통계 특성 또는 데이터 간의 상호 관계 기반 공격에 대한 대응 기법 등 주 연산에 대한 대응 기법만 연구되어 왔을 뿐 비밀 키 비트 확인 단계에 대한 대응 기법은 연구되지 않았다. 이에 본 논문에서는 하드웨어로 구현된 이진 스칼라 곱셈 알고리즘에 대한 단일 파형 비밀 키 비트 종속 공격을 수행하여 전력 및 전자 파형을 이용하여 100% 성공률로 비밀 스칼라 비트를 찾을 수 있음을 보인다. 실험은 차분 전력 분석 대응 기법이 적용된 $Montgomery-L{\acute{o}}pez-Dahab$ ladder 스칼라 곱셈 알고리즘[13]을 대상으로 한다. 정교한 사전 전처리가 필요하지 않고 단일 파형만으로도 공격이 가능한 강력한 공격으로 기존 대응 기법을 무력화 시킬 수 있다. 따라서 이에 대한 대응 기법을 제시하고 이를 적용해야 함을 시사한다.

• Nuclear Engineering and Technology
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• 제49권6호
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• pp.1250-1258
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• 2017

The multigroup transport theory is the basis for many neutronics modules. A significant point of the cross-section (XS) generation procedure is the choice of the energy groups' boundaries in the XS libraries, which must be carefully selected as an unsuitable energy meshing can easily lead to inaccurate results. This decision can require considerable effort and is particularly difficult for the common user, especially if not well-versed in reactor physics. This work investigates a genetic algorithm-based tool which selects an appropriate XS energy structure (ES) specific for the considered problem, to be used for the condensation of a fine multigroup library. The procedure is accelerated by results storage and fitness calculation speedup and can be easily parallelized. The extension is applied to the coupled code SIMMER and tested on the European Sustainable Nuclear Industrial Initiative (ESNII+) Advanced Sodium Technological Reactor for Industrial Demonstration (ASTRID)-like reactor system with different fitness functions. The results show that, when the libraries are condensed based on the ESs suggested by the algorithm, the code actually returns the correct multiplication factor, in both reference and voided conditions. The computational effort reduction obtained by using the condensed library rather than the fine one is assessed and is much higher than the time required for the ES search.

• 정보보호학회논문지
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• 제32권6호
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• pp.1059-1068
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• 2022

양자 컴퓨터의 계산 능력을 고려하여 설계된 양자 내성 암호 NTRU는 수학적으로 안전한 암호 조건을 만족하지만 하드웨어 구현 과정에서는 전력 분석 공격과 같은 부채널 공격 특성을 고려해야 한다. 본 논문에서는 NTRU의 복호화 과정 중 발생하는 전력 신호를 분석할 경우 개인 키가 노출될 가능성이 있음을 검증한다. 개인 키를 복구하는 데에는 단순 전력 분석 공격(Simple Power Analysis, SPA), 상관 전력 분석 공격(Correlation Power Analysis, CPA)과 차분 딥러닝 분석 공격(Differential Deep Learning Analysis, DDLA)을 모두 적용할 수 있었다. 이러한 전력 부채널 공격에 대응하기 위한 기본적인 대응책으로 셔플링 기법이 있으나 보다 효과적인 방법을 제안한다. 제안 방식은 인덱스별로 곱셈(multiplication)후 누산(accumulation)을 하는 것이 아니라 계수별로 누산 후 덧셈만 하도록 함으로써 곱셈 연산에 대한 전력 정보가 누출되지 않도록 하여 CPA 및 DDLA 공격을 방어할 수 있다.

• 한국통신학회논문지
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• 제19권4호
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• pp.685-690
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• 1994

벡터 양자화의 부호화에서 입력벡터에 가장 잘 정합되는 코드벡터를 탐색하는 과정에서 발생하는 계산의 복잡도는 코드북의 크기에 비례하여 지수직으로 증가하고 실질적으로 응용을 제한한다. 본 논문에서는 정합 가능성이 없는 코드벡터에 대한 왜곡의 계산을 제거하기 위한 조건의 시작 벡터로서 참조 벡터를 사용하는 단순, 고속의 효율적인 벡터 양자화의 부호화 알고리즘을 제안하였다. 이는 입력벡터에 정합 기능성을 갖는 참조 벡터를 선택하고 코드 벡터에 대한 왜곡의 계산을 제거하기 위한 조건을 결합하는 것이다. 제한된 방법은 전탐색 벡터 양자화에 비하여 단지 10~15%의 수학적 연산을 필요로 한다. 그리고 덧셈과 비교 연산의 수는 크게 줄어들지 않지만 곱셈은 벡터 양자화의 여러 고속부호화 방법의 70~80%까지 들었다.

• ETRI Journal
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• 제42권3호
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• pp.376-387
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• 2020

Massive computation of the reconstruction algorithm for compressive sensing (CS) has been a major concern for its real-time application. In this paper, we propose a novel high-speed architecture for the orthogonal matching pursuit (OMP) algorithm, which is the most frequently used to reconstruct compressively sensed signals. The proposed design offers a very high throughput and includes an innovative pipeline architecture and scheduling algorithm. Least-squares problem solving, which requires a huge amount of computations in the OMP, is implemented by using systolic arrays with four new processing elements. In addition, a distributed-arithmetic-based circuit for matrix multiplication is proposed to counterbalance the area overhead caused by the multi-stage pipelining. The results of logic synthesis show that the proposed design reconstructs signals nearly 19 times faster while occupying an only 1.06 times larger area than the existing designs for N = 256, M = 64, and m = 16, where N is the number of the original samples, M is the length of the measurement vector, and m is the sparsity level of the signal.

• 한국군사과학기술학회지
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• 제21권4호
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• pp.437-446
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• 2018

This paper describes the real-time logic implementation of orthogonal matching pursuit(OMP) algorithm for compressive sensing digital receiver. OMP contains various complex-valued linear algebra operations, such as matrix multiplication and matrix inversion, in an iterative manner. Xilinx Vivado high-level synthesis(HLS) is introduced to design the digital logic more efficiently. The real-time signal processing is realized by applying dataflow architecture allowing functions and loops to execute concurrently. Compared with the prior works, the proposed design requires 2.5 times more DSP resources, but 10 times less signal reconstruction time of $1.024{\mu}s$ with a vector of length 48 with 2 non-zero elements.

• 한국통신학회논문지
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• 제9권4호
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• pp.170-178
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• 1984

12채널의 TDM/FDM變換時間을 단축시키기 위하여 14點高速DCT와 多相回路를 사용하였다. 이러한 多相回路는 原試型필터를 各채널의 채널 필터로 變換하여 設計되었고 原試型필터에 대하여 分子의 次數는 168次로 對稱性을 갖도록 하였고 分母의 次數는 6次로 하여 CCITT規定을 만족하도록 하였다. 變換에 필요한 곱셈回數는 $0.12267{\times}10^2$ multiplications/sec channel로써 기존의 결과보다 약 15%~40% 단축하였다. 또한 간단한 檢波시스템을 포함하여 PRIME750컴퓨터에 의한 시뮬레이션過程을 거쳐 理論의 타당성이 확인되었다.

• 전자공학회논문지C
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• 제34C권2호
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• pp.29-37
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• 1997

A new algorithm and parallel architecture for high-speed complex number multiplication is presented, and a prototype chip based on the proposed approach is designed. By employing redundant binary (RB) arithmetic, an N-bit complex number multiplication is simplified to two RB multiplications (i.e., an addition of N RB partial products), which are responsible for real and imaginary parts, respectively. Also, and efficient RB encoding scheme proposed in this paper enables to generate RB partial products without additional hardware and delay overheads compared with binary partial product generation. The proposed approach leads to a highly parallel architecture with regularity and modularity. As a results, it results in much simpler realization and higher performance than the classical method based on real multipliers and adders. As a test vehicle, a prototype 8-b complex number multiplier core has been fabricated using $0.8\mu\textrm{m}$ CMOS technology. It contains 11,500 transistors on the area of about $1.05 \times 1.34 textrm{mm}^2$. The functional and speed test results show that it can safely operate with 200 MHz clock at $V_{DD}=2.5 V$, and consumes about 90mW.

• 한국컴퓨터그래픽스학회논문지
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• 제16권4호
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• pp.11-16
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• 2010

본 논문에서는 그래픽스 하드웨어를 이용한 스윕 곡면의 효율적인 렌더링 알고리즘을 제안한다. 스윕 곡면은 스플라인 모션을 따라 움직이는 단면 곡선으로 표현된다. 이러한 표현은 행렬과 벡터의 곱으로 계산되며, 이는 프로그래밍이 가능한 그래픽스 하드웨어에 쉽게 적용될 수 있다. 스플라인 모션과 단면 곡선의 정보는 텍스쳐 메모리에 저장된다. 그래픽스 하드웨어의 정점 프로세서는 두 개의 곡면 매개변수를 2차원 정점으로 입력받아 한 번의 행렬 곱셈으로 스윕 곡면의 정점 좌표와 법선 벡터를 계산한다. 제안한 GPU 기반 스윕 곡면의 렌더링은 CPU 기반 렌더링에 비해 10배에서 40배 정도의 속도 향상을 보였다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2039-2044
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• 2008

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.