• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.207-208
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• 2008

In this paper, we propose an efficient algorithm for reducing the complexity of LDPC code decoding by using node monitoring (NM). This NM algorithm is based on a new node-threshold method, and the message passing algorithm. This algorithm was simulated in order to verify its efficiency. Simulation results show that the complexity of our NM algorithm is improved to about 10%, compared with well-known methods.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제22권2호
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• pp.113-127
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• 2019

본 연구의 목적은 자연수 나눗셈의 정의를 확장하여 분수 나눗셈에 적용함으로써 초등학교 수학에서 분수 나눗셈의 알고리즘을 정당화하는데 있다. 먼저 초등학교 수학에서 분수 나눗셈을 도입할 때 고려해야 할 준거들을 도출하여 제시하였다. 이를 바탕으로 분수 나눗셈의 표준 알고리즘을 유도하는 기존의 방식들이 분수 나눗셈 도입 과정에 적절한지를 고찰하였다. 또한 분수 나눗셈을 정의하였으며, 단위원 분할 모델과 정사각형 분할 모델을 통하여 구체적 조작 활동을 함으로써 등분제와 포함제 상황의 분수 나눗셈에서 표준 알고리즘을 자연스럽게 정당화하였다.

• 한국생산제조학회지
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• 제23권3호
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• pp.279-283
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• 2014

Recently, a topology algorithm based on the artificial bee colony algorithm (ABCA) has been proposed for static and dynamic topology optimization. From the results, the convergence rate of the algorithm was determined to be slightly slow. Therefore, we propose a new search method to improve the convergence rate of the algorithm using a chaotic map. We investigate the effect of the chaotic map on the convergence rate of the algorithm in static and dynamic topology optimization. The chaotic map has been applied to three cases, namely, employ bee search, onlooker bee search, and both employ bee as well as onlooker bee search steps. It is verified that the case in which the logistic function of the chaotic map is applied to both employ bee as well as onlooker bee search steps shows the best dynamic topology optimization, improved by 5.89% compared to ABCA. Therefore, it is expected that the proposed algorithm can effectively be applied to dynamic topology optimization to improve the convergence rate.

• ETRI Journal
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• 제25권3호
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• pp.179-186
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• 2003

Using biometrics to verify a person's identity has several advantages over the present practices of personal identification numbers (PINs) and passwords. At the same time, improvements in VLSI technology have recently led to the introduction of smart cards with 32-bit RISC processors. To gain maximum security in verification systems using biometrics, verification as well as storage of the biometric pattern must be done in the smart card. However, because of the limited resources (processing power and memory space) of the smart card, integrating biometrics into it is still an open challenge. In this paper, we propose a fingerprint verification algorithm using a multi-resolution accumulator array that can be executed in restricted environments such as the smart card. We first evaluate both the number of instructions executed and the memory requirement for each step of a typical fingerprint verification algorithm. We then develop a memory-efficient algorithm for the most memory-consuming step (alignment) using a multi-resolution accumulator array. Our experimental results show that the proposed algorithm can reduce the required memory space by a factor of 40 and can be executed in real time in resource-constrained environments without significantly degrading accuracy.

• 대한수학교육학회지:학교수학
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• 제9권1호
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• pp.13-28
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• 2007

학생들이 분수 나눗셈을 이해하기 어려워하는 이유 중 하나는 분수 나눗셈의 구체화가 어렵고 불충분하기 때문이다. 측정 맥락과 분할 맥락의 구체화에 비해 곱과 인수 맥락에서의 구체화는 상대적으로 부족한 실정이다. 이 연구에서는 카테시안 곱의 역 맥락에서 분수 나눗셈 알고리즘을 구체화하였다. 카테시안 곱의 역 맥락에서 이루어져 있는 기존의 분수 나눗셈 구체화의 한계를 논의하고, 세로의 길이를 고정하고 가로의 길이를 1 또는 자연수로 만드는 방법과 넓이가 1인 직사각형을 이용하는 방법으로 분수 나눗셈을 제시하였다. 이와 같은 방법은 제수의 역수의 의미, 제수를 1로 만드는 것의 중요성, 기존 학습 내용과의 연결성, 다양한 접근 가능성 면에서 장점이 있다. 이와 같은 장점을 살려 카테시안 곱의 역 맥락에서 분수 나눗셈 알고리즘을 도입하는 것을 고려할 수 있다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.II
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• pp.1269-1272
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• 2005

We propose a simple and efficient driving algorithm to reduce Dynamic False Contour(DFC) in Plasma Display Panels(PDPs) by using both accumulation and combination of light emission periods. Although the accumulative way of light emission in sustain period is regarded as more effective than combinational way to reduce DFC, it takes much addressing time to express high gray-scale. Therefore, we combine accumulative and combinational light emission methods to reduce DFC. In the proposed method, one TV field (16.7ms) is composed of four combinational subfields for expressing small gray scales and fifteen accumulative subfields for large gray scales. In addition, we use some Graphic Signal Processing(GSP) algorithm to get more natural images by reducing DFC.

• ETRI Journal
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• 제26권1호
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• pp.48-52
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• 2004

In this letter, we consider a new packet scheduling algorithm for an orthogonal frequency division multiplexing access/frequency division duplex (OFDMA/FDD)-based system, e.g., mobile broadband wireless access or high-speed portable internet systems, in which the radio resources of both time and frequency slots are dynamically shared by all users under a proper scheduling policy. Our design objective is to increase the number of non-realtime service (e.g., WWW) users that can be supported in the system, especially when the minimum bit rate requirement is imposed on them. The simulation results show that our proposed algorithm can provide a significant improvement in the average outage probability performance for the NRT service, i.e., significantly increasing the number of NRT users without much compromising of the cell throughput.

• 대한전자공학회논문지TC
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• 제44권2호
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• pp.62-68
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• 2007

본 논문에서는 메모리와 곱셈기가 내장된 고속 FPGA(Field Programmable Gate Array)에서 효율적으로 구현할 수 있는 정수 나눗셈 알고리즘을 제안하였다. 제안된 알고리즘은 메모리를 이용한 Look-up Table(LUT)과 곱셈기를 사용하여 반복 계산(Iteration)구조로 FPGA의 자원을 최소화할 수 있으며 반복연산 횟수가 일반적으로 알려진 뺄셈 또는 뺄셈-곱셈에 의한 나눗셈 알고리즘에 비해 매우 적어 Latency를 최소화 할 수 있다. Xilinx사의 Virtex-4 FPGA에 VHDL coding을 통해 Pipeline구조로 구현한 결과 17bit의 정수 나눗셈을 300MSPS( Mega Sample per Second)의 속도로 수행하였다. 또한 일반적으로 사용되고 있는 뺄셈 또는 뺄셈-곱셈 구조에 비해 FPGA의 소요자원인 Slices의 경우 1/6이하, 곱셈기-누산기 수는 1/4이하로 줄일 수 있었으며, 입출력 간의 지연 Latency를 1/3이하로 줄일 수 있어 다른 알고리즘에 비해 매우 효율적인 구조임을 확인하였다.

• 드라이브 ㆍ 컨트롤
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• 제21권1호
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• pp.1-7
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• 2024

The locking performance of a multi-plate clutch with a mechanical lock-up system is governed by the engagement algorithm. In this paper, a control algorithm to improve the locking performance of the clutch was studied. A 1D dynamic model was constructed and simulated according to the developed algorithm. The developed algorithm was composed of a method in which the locking device is engaged while generating artificial slip on the friction plate by controlling the piston pressure of the clutch. Furthermore, a case study of the parameters within the developed algorithm was conducted to explore combinations that maximize locking performance and analyze trends according to these parameters.

• 대한수학교육학회지:학교수학
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• 제12권3호
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• pp.439-454
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• 2010

본 연구는 두 명의 중학교 2학년 학생들이 어떻게 단위 분할 도식의 수정, 변경을 통하여 분수나눗셈 상황에서 그들 자신만의 자가-생성 알고리듬을 만들어 나가는지 보여주고 있다. 교육실험이 연구방법으로 사용되었고, 일년간 행해진 교육실험 중 일부분의 자료가 본 연구를 위해 분석되었다. 두 명의 참여 학생들은 기준단위와 제수사이의 상호 관계 구성과 활용으로 분수나눗셈을 위해 전통적으로 학습되어 왔던 '뒤집어서 곱하기'와 같은 역할을 하는 그들 자신의 자기-생성 알고리듬을 구성할 수 있었다. 본 연구결과는 또한 학생들이 만들어 낸 알고리듬을 이해할 수 있는 것이 훌륭한 수학 교사로서의 질을 결정하는 하나의 요소로 고려 되어야 함을 보여주고 있다.