• 대한전자공학회논문지
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• 제27권1호
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• pp.59-67
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• 1990

In this paper, BLC adder/subtractor and MTG adder which can be used as a fundamental operation block in VLSI processors are designed, and their structural and electrical characteristics are analyzed and compared. Also, two circuits are fabricated usign 2\ulcorner CMOS process and their time delays for critical paths are measured. For 8 bit binary addition, the measured critical delays for MSB sum of the BLC adder/subtractor are 26 nsec for rising delay and 32nsec for falling. Those for MSB carry out of the MTG adder are 28nsed and 38nsec, respectively. The BLC adder/subtractor has a layout area which is 4 times larger than the MTG adder, and a fast operation speed. On the contrary, the MTG adder has a small layout area and a large time delay.

• Journal of the Optical Society of Korea
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• 제18권1호
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• pp.65-70
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• 2014

This paper presents the simulation and design of an all-optical subtractor using a quantum-dot semiconductor optical amplifier Mach-Zehnder interferometer (QD-SOA MZI) structure consisting of two cascaded switches, the first of which produces the differential bit. Then the second switch produces the borrow bit by using the output of the first switch and the subtrahend data stream. Simulation results were obtained by solving the rate equations of the QD-SOA. The effects of QD-SOA length, peak power and current density have been investigated. The designed gate can operate at speeds of over 250 Gb/s. The simulation results demonstrate a high extinction ratio and a clear and wide-opening eye diagram.

• 센서학회지
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• 제26권3호
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• pp.155-159
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• 2017

The analog-to-digital converter (ADC) is an important component in various fields of sensor signal processing. This paper presents an expandable flash analog-to-digital converter (E-flash ADC) for sensor signal processing using a comparator, a subtractor, and a multiplexer (MUX). The E-flash ADC was simulated and designed in $0.35-{\mu}m$ standard complementary metal-oxide semiconductor (CMOS) technology. For operating the E-flash ADC, input voltage is supplied to the inputs of the comparator and subtractor. When the input voltage is lower than the reference voltage, it is outputted through the MUX in its original form. When it is higher than the reference voltage, the reference voltage is subtracted from the input value and the resulting voltage is outputted through the MUX. Operation of the MUX is determined by the output of the comparator. Further, the output of the comparator is a digital code. The E-flash ADC can be expanded easily.

• Journal of the Optical Society of Korea
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• 제18권6호
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• pp.639-645
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• 2014

In this paper, the scheme of a single module for simultaneous operation of all-optical computing circuits, namely half adder and half subtractor, are realized using semiconductor optical amplifier (SOA) based logic gates. Optical XOR gate by employing a SOA based Mach-Zehnder interferometer (MZI) configuration is used to get the sum and difference outputs. A carry signal is generated using a SOA-four wave mixing (FWM) based AND gate, whereas, the borrow is generated by employing the SOA-cross gain modulation (XGM) effect. The obtained results confirm the feasibility of our configuration by proving the good level of quality factor i.e. ~5.5, 9.95 and 12.51 for sum/difference, carry and borrow, respectively at 0 dBm of input power.

• 전기전자학회논문지
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• 제20권3호
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• pp.318-321
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• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.987-988
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• 2006

This paper presents a design and MPW implementation of 3D Graphics Floating Point IPs. Designed IPs include adder, subtractor, multiplier, divider, and reciprocal unit. The IPs have pipelined structures. The IPs meet the accuracy required in OpenGL ES. The operation frequency of the IPs is 100MHz. The IPs can be efficiently used in 3D graphics accelerators.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2933-2938
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• 2014

전류컨베이어 회로를 이용한 주파수 고정 루프 회로를 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 공급전압은 3volts를 사용하였다. 설계된 회로는 분주기, 주파수-전압 변환기, 전압 감산기 및 발진기로 구성하였으며, 각 회로 블록을 대칭적으로 배치하여 공정 변화에 따른 신뢰성 특성을 향상시켰다. HPICE 시뮬레이션 결과 MOS 트랜지스터의 채널길이, 채널 폭, 저항 및 커패시터의 크기가 ${\pm}5%$ 변화할 때 출력주파수의 변화율은 ${\pm}1%$ 내외였다.

• Imaging Science in Dentistry
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• 제32권3호
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• pp.147-151
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• 2002

Purpose: To compare the standard deviation of gray levels on digital subtracted images obtained by different dental subtraction programs. Materials and Methods: Paired periapical films were taken at the lower premolar and molar areas of the phantoms involving human mandible. The bite registration group used Rinn XCP equipment and bite registration material, based on polyvinyl siloxane, for standardization. The no bite registration group used only Rinn XCP equipment. The periapical film images were digitized at 1200 dpi resolution and 256 gray levels by a flat bed scanner with transparency unit. Dental digital subtraction programs used for this study were Subtractor (Biomedisys Co., Korea) and Emago (Oral Diagnostic Systems, The Netherlands). To measure the similarities between the subtracted images, the standard deviations of the gray levels were obtained using a histogram of subtracted images, which were then analyzed statistically. Results: Subtracted images obtained by using the Emago program without manual selection of corresponding points showed the lowest standard deviation of gray levels (p<0.01). And the standard deviation of gray levels was lower in subtracted images in the group of a bite registration than in the group of no use of bite registration (p < 0.01). Conclusion: Digital radiographic subtraction without manual selection of reference points was found to be a convenient and superior method.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2861-2873
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• 1997

부동 소수점 연산기는 고성능 컴퓨터에서 필수적이며, 최근 대부분의 고성능의 컴퓨터에서는 고성능의 부동 소수점 연산기가 내장되고 있는 추세이다. 부동 소수점 연산이 고속화 되면서 부동 소수점 연산기에서 한개의 단계를 차지하는 반올림 단계가 전체 부동 소수점 연산에 큰 영향을 미친다. 반올림 단계에서는 별도의 고속 가산기를 필요로하여 많은 처리 시간과 칩 면적을 차지하기 때문이다. 본 연구는 고성능 부동 소수점 연산기의 근 간을 이루는 부동 소수점 덧셈／뺄셈기, 곱셈기, 나눗셈기의 처리 알고리즘을 살펴보고, 이를 분석하여 새로운 반올림 처리 알고리즘을 갖는 연산기를 제안하였다. 제안된 부동 소수점 연산기들은 반올림 처리를 위한 별도의 시간을 요하지 않고, 반올림단계를 위한 가산기나 증가기를 필요로 하지 않는다. 따라서, 제안하는 부동 소수점 연산기들은 성능면이나 차지 면적 면에서 모두 효율적이다．

• 한국정보통신학회논문지
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• 제5권5호
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• pp.931-940
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• 2001

본 논문에서는 ATM 네트워크에서 예측할 수 없고 폭주가 가능한 입력의 트래픽 제어를 위한 Fuzzy Policing Mechanism(FPM)을 제안한다. FPM은 카운터, 감산기와 퍼지논리제어기(FLC)로 구성된다 FLC는 퍼지화기, 추론 엔진, 비퍼지화기로 구성된다. FLC의 출력은 감산기에 입력되어 카운터상태를 일정하게 조절하며 카운터는 셀의 전송을 제어하게 된다. 시뮬레이션에서는 Fluid Flow 방법에 의한 Leaky Bucket algorithm(LBM)과 FPM의 셀 손실 확률과 특성성능을 비교하였다. 시뮬레이션 결과, FPM은 LBM보다 작은 셀 손실 확률을 얻었으며 가변적인 트래픽 자원을 효율적으로 제어했다. 그리고 특성성능에서 FPM이 좋은 응답 특성 및 선택도를 보였다.