• 예술인문사회 융합 멀티미디어 논문지
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• 제7권3호
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• pp.301-310
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• 2017

양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 나노 크기의 셀을 이용하여 다양한 연산을 수행하며, 매우 빠른 연산속도와 적은 전력손실로 차세대 기술로 떠오르고 있다. 본 논문에서는 QCA 상에서 새로운 유니버셜 게이트(universal gate)를 제안한다. 또한, 유니버셜 게이트를 이용하여 시공간 효율성 측면에서 우수한 XOR 게이트를 제안한다. 유니버셜 게이트는 자기 자신으로 모든 기본 논리 게이트를 만들어 낼 수 있는 게이트이다. 한편, 제안된 유니버셜 게이트는 기본 셀과 회전된 셀을 활용하여 설계한다. 제안된 유니버셜 게이트의 회전된 셀은 3-입력 다수결게이트 구조의 중앙부에 위치한다. 3-입력 다수결 게이트를 이용하여 XOR 게이트를 설계할 때는 5개 이상의 3-입력 다수결 게이트가 사용되지만, 본 논문에서는 3개의 유니버셜 게이트를 사용하여 XOR 게이트를 제안한다. 제안하는 XOR 게이트는 기존의 XOR 게이트보다 사용된 게이트 수가 줄었으며 설계 면적이나 소요 클럭면에서 우수함을 확인할 수 있다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권3호
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• pp.291-300
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• 2017

양자점 셀룰라 오토마타(QCA: quantum-dot cellular automata)는 셀룰라 오토마타와 유사하게 고안된 컴퓨팅 모델이며, 빠른 연산속도와 적은 전력손실로 차세대의 각광받는 기술도 떠오르고 있다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행되고 있으며 나노 단위 소재로서 디바이스 밀도 및 상호 연결 문제를 해결할 수 있는 트랜지스터의 패러다임 중 하나이다. XOR(exclusive or) 게이트는 논리의 둘 중 하나가 참일 때 결과가 참이 되도록 작동하는 게이트이다. 제안하는 XOR 게이트는 5개의 층으로 구성되어 있다. 첫 번째 층은 OR 게이트, 세 번째 층과 다섯 번째 층은 AND 게이트로 구성되어 있고 중간에 두 번째 층과 네 번째 층은 통로로 구성하여 설계한다. 반가산기는 XOR 게이트와 AND 게이트로 이루어져 있다. 제안한 반가산기는 제안하는 XOR 게이트에서 셀 두 개를 추가하여 설계한다. 제안한 반가산기는 기존의 반가산기에 비해 보다 적은 수의 셀, 전체 면적, 그리고 클럭으로 구성한다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권10호
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• pp.895-903
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• 2017

양자점 셀룰라 오토마타(QCA)는 CMOS의 근본적인 한계에 대한 대체 해결책으로 제안된 기술 중 하나이다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행해오고 있으며 나노 규모의 크기와 낮은 전력 소비로 각광 받고 있다. 기존 논문에서 제안된 XOR 게이트는 최소한의 면적과 셀의 개수를 이용하여 설계 할 수 있음에도 불구하고 안정성 및 결과의 정확성 때문에 추가된 셀의 개수가 많았다. 본 논문에서는 기존의 XOR 게이트의 단점을 보완한 게이트를 제안한다. 본 논문의 XOR 게이트는 정사각형 구조로 AND 게이트와 OR게이트를 배치함으로써 셀 배선의 개수를 줄인다. 그리고 제안한 XOR 게이트를 이용하여 단순 인버터 역할을 하는 셀 2개를 추가해 반가산기를 제안한다. 또한 본 논문은 입력과 결과의 정확성을 위해 QCADesginer을 이용한다. 따라서 제안한 반가산기는 기존의 반가산기에 비해 더 적은 수의 셀, 전체 면적으로 구성됨으로 큰 회로에 사용할 때 혹은 작은 면적에 반가산기가 필요할 때 효율적이다.

• 한국항행학회논문지
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• 제20권6호
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• pp.631-637
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• 2016

CMOS (complementary metal-oxide-semiconductor)의 소형화에 대한 한계를 극복할 수 있는 대체 기술 중 하나인 양자 셀룰라 오토마타 (QCA; quantum cellular automata)는 나노 단위의 셀들로 이루어져 있고, 전력의 소모량이 매우 적은 것이 특징이다. QCA를 이용한 다양한 회로들이 연구되고 있고, 그 중에서 XOR (exclusive-OR)게이트는 오류 검사 및 복구에 유용하게 사용되고 있다. 기존의 XOR 논리 게이트는 확장성이 부족하고, 클럭 구간의 수가 많이 소요되며, 실제 구현에 어려움이 있는 경우가 많다. 이러한 단점을 극복하기 위해 클럭 구간의 수를 단축한 다수결 게이트를 이용한 XOR 논리 게이트를 제안한다. 제안한 회로는 기존의 XOR 논리 게이트들과 비교 분석하고 그 성능을 검증한다.

• 한국광학회지
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• 제13권1호
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• pp.84-87
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• 2002

SOA (Semiconductor Optical Amplifier)의 inverter 원리를 응용하여 RZ 형식의 전광 XOR논리소자가 5 Gb/s 속도에서 처음으론 구현되었다. 먼저 Boolean AB와 Boolean AB가 실험적으로 구현되었으며 전광 XOR논리소자를 만들기 위해서 AB와 AB를 합하여 XOR의 Boolean 값인 AB+AB의 특성이 얻어졌다.

• 정보보호학회논문지
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• 제24권1호
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• pp.41-50
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• 2014

본 논문에서는 가우시안 정규기저를 갖는 유한체 $GF(2^n)$의 곱셈기 오류 탐지 방법을 제시한다. 제안하는 오류 탐지 방법은 하드웨어로 단순하게 구성된다. 즉 n-bit 출력 직렬 곱셈기에서는 1 개의 AND gate, n+1 개의 XOR gate, 그리고 1 개의 1-bit register로 구성되며, 병렬 곱셈기의 경우 n 개의 AND gate와 2n-1 개의 XOR gate로 구성된다. 제안하는 방법은 C=AB 연산에 홀수개의 오류가 발생하는 경우 탐지가 된다.

• 문화기술의 융합
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• 제7권1호
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• pp.558-563
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• 2021

양자점 셀룰라 오토마타(Quantum-Dot Cellular Automata)는 기존의 CMOS 회로의 물리적 크기 한계를 극복하여 효율적인 회로 설계가 가능할 뿐만 아니라 에너지 효율이 우수한 특징 때문에 많은 연구 단체에서 주목받고 있는 차세대 나노 회로 설계기술이다. 본 논문에서는 QCA를 이용하여 기존 디지털 회로 중 하나인 T 플립플롭 회로를 제안한다. 기존에 제안되었던 T 플립플롭들은 다수결게이트를 기반으로 설계되었기 때문에 회로가 복잡하며 지연시간이 길다. 따라서 다수결게이트를 최소화시키며, 셀 간 상호작용을 이용한 XOR 게이트 기반의 T 플립플롭을 설계함으로써 회로의 복잡도를 줄이고, 지연시간을 최소화한다. 제안하는 회로는 QCADesigner를 사용하여 시뮬레이션을 진행하며, 기존에 제안된 회로들과 성능을 비교 및 분석한다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.936-944
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• 2003

본 논문에서는 FPGA (Field Programmable Gate Array)에 사용될 수 있는 AND/XOR기반의 기술적인 매핑 기법이 제안되었다. FPGA에서는 프로그램 블록들의 숫자가 정해져 있기 때문에 적절한 수의 입력을 가진 블록으로 회로를 나눌 수 있으면 효과적인 구현이 가능하다. Davio Expansion에 기반한 제안된 기법은 Davio Expansion 자체가 AND/XOR의 성질을 가지고 있기 때문에 XOR를 많이 포함하고 있는 에러 검출/수정, 데이터 암호/해독, 산술 회로 등을 구현하기 매우 용이하다. 본 논문에서는 제안된 기법을 이용할 때 구현되는 면적뿐만 아니라 속도도 현저히 저하될 수 있음을 MCNC 벤치마크를 이용하여 증명하였다. 면적이 줄어듦을 보이기 위하여 CLB (Configurable Logic Block) 숫자와 총 게이트 숫자가 이용되었다. CLB 숫자는 67.6 % (속도로 최적화 된 결과)와 57.7 % (면적으로 최적화 된 결과) 만큼 감소되었고 총 게이트 숫자는 65.5 %만금 감소되었다. 속도관련 결과를 확인하기 위해 사용된 최대 Path Delay는 현재 사용되고 있는 방법들에 비해 56.7 %만큼 감소되었고 최대 Net Delay는 80.5% 만큼 감소되었다.

• 전자공학회논문지
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• 제50권8호
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• pp.136-142
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• 2013

DDR4와 같은 고속동작을 위한 메모리 제품에서, 데이타의 신뢰도 증가를 위해 CRC 기능이 추가되었다. 기존의 CRC 방식은 많은 부가회로 면적과 지연시간이 요구되기 때문에 고속동작의 메모리 제품에서 CRC 계산을 위한 내부 타이밍 마진의 부족현상이 증가한다. 따라서 본 논문에서는 이러한 문제를 해결할 수 있도록 matrix형 CRC 방법을 제시하고 CRC 계산을 빠르게 할 수 있는 XOR/XNOR 게이트를 제시하였다. matrix형 CRC는 모든 홀수 비트오류를 검출 가능하며, 4의 배수비트 오류를 제외한 짝수비트오류도 검출가능하다. 또한 단일오류(single error)에 대해서는 오류 정정이 가능하여 메모리 제품과 시스템간의 CRC 오류로 인한 데이터 재 전송의 부하를 감소시킬 수 있다. 또한 기존 방식대비 부가회로면적을 57% 개선할 수 있다. 제안한 XOR/XNOR는 6개의 TR.(트랜지스터)로 구성하였으며, 기존의 CRC 대비 35%의 면적 오버헤드를 감소시킬 수 있으며, 50%의 게이트 지연을 감소시킬 수 있다.

• Journal of the Optical Society of Korea
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• 제19권3호
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• pp.222-227
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• 2015

We propose a new and potentially integrable scheme for the realization of an all-optical binary full adder employing two XOR gates, two AND gates, and one OR gate. The XOR gate is realized using a Mach-Zehnder interferometer (MZI) based on a semiconductor optical amplifier (SOA). The AND and OR gates are based on the nonlinear properties of a semiconductor optical amplifier. The proposed scheme is driven by two input data streams and a carry bit from the previous less-significant bit order position. In our proposed design, we achieve extinction ratios for Sum and Carry output signals of 10 dB and 12 dB respectively. Successful operation of the system is demonstrated at 10 Gb/s with return-to-zero modulated signals.