• 한국정보통신학회논문지
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• 제12권7호
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• pp.1209-1217
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• 2008

본 논문에서는 $GF(2^m)$ 상에서 표준기저를 사용한 두 다항식의 곱셈을 비트-병렬로 실현하는 새로운 형태의 비트-병렬 곱셈기를 제안하였다. 곱셈기의 구성에 앞서, 피승수 다항식과 기약다항식의 곱셈을 병렬로 수행 한 후 승수 다항식의 한 계수와 비트-병렬로 곱셈하여 결과를 생성하는 VCG를 구성하였다. VCG의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 곱셈을 수행하여 곱셈 결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 곱셈회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 곱셈기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 곱셈기는 VCG의 기본 셀을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 한국컴퓨터정보학회논문지
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• 제28권2호
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• pp.69-75
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• 2023

유한체 산술 연산은 현대 암호학(cryptography)과 오류 정정 부호(error correction codes) 등 다양한 응용에서 중요한 역할을 한다. 본 논문에서는 유한체상에서 몽고메리 곱셈 알고리즘을 사용한 효율적인 유한체 곱셈 알고리즘을 제안한다. 기존의 곱셈기들에서는 AND와 XOR 게이트를 사용하여 구현되었는데, 시간 및 공간 복잡도를 줄이기 위해서 NAND와 NOR 게이트를 사용하는 알고리즘을 제안하였다. 게다가 제안한 알고리즘을 기초로 적은 공간과 낮은 지연시간을 갖는 효율적인 세미-시스톨릭(semi-systolic) 유한체 곱셈기를 제안한다. 제안한 곱셈기는 기존의 곱셈기에 비해 낮은 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 유한체 곱셈기는 공간-시간 복잡도면에서 Chiou 등, Huang 등 및 Kim-Jeon의 곱셈기에 비해 약 71%, 66%, 33%가 감소되었다. 따라서 제안한 곱셈기는 VLSI 구현에 적합하며, 다양한 응용의 기본 구성 요소로 쉽게 적용될 수 있다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.8-15
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• 2009

암호 시스템을 구현할 경우 차분 전력 분석 공격법 등과 같은 부채널 공격법에 대한 안전성은 반드시 고려되어야 한다. 현재까지 부채널 공격법에 대한 다양한 방어 기법이 제안되었으며, 본 논문에서는 그러한 방어 기법 중의 하나인 마스킹 기법을 주로 다루게 된다. 특히 본 논문에서는 이러한 마스킹 기법의 구현에 수반되는 불 마스크와 산술 마스크 사이의 변환 문제에 대한 효율적인 해법을 제시한다. 새로 제안된 방법의 기본적인 아이디어는, ripple adder에 사용되는 carry 비트와 sum 비트를 계산하는 과정 중에 랜덤 비트를 삽입함으로써 공격자가 상기 비트들과 원 데이터 사이의 상관관계를 알아내지 못하게 하는 데에 있다. 새로 제안된 방법은 어떠한 여분의 메모리 사용 없이 단지 6n-5개의 XOR 게이트와 2n-2개의 AND 게이트만을 사용하여 n-비트 이진열에 대한 마스크 변환을 수행하며 변환 수행 시 3n-2 게이트 시간 지연을 필요로 한다. 새로 제안된 방법은 특히 비트 단위의 연산만을 사용하기 때문에 불 연산과 산술 연산을 동시에 사용하는 암호 알고리즘을 차분 전력 분석 공격에 안전하게 하드웨어로 구현하는 경우 효과적으로 사용될 수 있다. 예를 들어 본 논문은 새로 제안된 방법을 SEED 블록 암호 알고리즘의 안전한 구현에 적용하였으며 그 상세한 구현 결과는 본문에 제시된다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.29-40
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• 2008

유한체 GF($2^n$) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) $f(x)=x^n+x^k+1$의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 $n^2-k^2$ 개의 AND 게이트와 $n^2-k^2+2k-2$개의 XOR 게이트로 구성되므로 이는 기존의 $n^2$ AND게이트, $n^2-1$ XOR 게이트의 합 $2n^2-1$에서 $2k^2-2k+1$ 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 $T_A+(1+{\lceil}{\log}_2(2n-k-1){\rceil})T_X$와 같거나 $1T_X$ 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 $1T_X(10%{\sim}12.5%$)정도 증가하는데 비해 공간 복잡도는 최대 25% 까지 감소한다.

• 한국통신학회논문지
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• 제34권7C호
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• pp.663-670
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• 2009

본 논문에서는 NFSR(Non-linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 단계적으로 이용하여 영상을 암호화하는 방법을 제안한다. 암호화 방법은 먼저, NFSR을 이용해서 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그리고 생성된 수열을 원 영상과 XOR 연산하여 암호화를 한다. 그 후, 게이트 이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 변환된 암호화 영상에 곱하여 2D CAT 암호화를 한다. 마지막으로, 키 공간 분석, 엔트로피 분석 및 민감도 분석을 통해 제안한 방법이 효율적이고 매우 안전함을 검증한다.

• 한국산업정보학회논문지
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• 제10권3호
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• pp.57-63
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• 2005

Kim과 Fenn등은 LFSR 구조를 이용한 두 가지 구조의 효율적인 모듈러 AB 곱셈기를 구현하였다. 그들의 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP를 이용함으로서 기존의 곱셈기들보다 효율적인 구조복잡도를 가졌다. 본 논문에서는 Kim의 곱셈기보다 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 $AB^2$ 곱셈기와 모듈러 지수승기를 제안한다. 본 논문에서 제안한 구조도 Kim의 구조에서와 같이 기약다항식으로 AOP를 사용한다. 시뮬레이션 결과 본 논문에서 제안한 $AB^2$ 곱셈기가 구조복잡도 면에서 Kim의 구조보다 XOR와 AND 게이트의 개수를 약 $50\%$ 정도 줄일 수 있었다. 제안한 구조는 공개키 암호화 시스템을 위한 기본구조로 사용될 수 있을 것이다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.1-8
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• 1998

본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1150-1156
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• 2009

본 논문에서는 LFSR(Linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 단계적으로 적용한 영상 암호화 방법을 제안한다. 먼저 LFSR을 이용하여 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그런 다음, 생성된 수열을 원 영상과 XOR 연산하여 1단계로 암호화된 영상을 얻는다. 그리고, 게이트웨이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 1단계로 암호화된 영상에 곱하여 2D CAT 방법으로 암호화를 한다. 마지막으로, 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.263-266
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• 2012

본 논문에서는 ISO/IEC 10118-3의 표준인 Whirlpool 해쉬 함수의 효율적인 하드웨어 설계와 FPGA 검증에 대해 기술한다. Pipelined small LUT를 이용하여 동작 타이밍을 최적화하였으며, Whirlpool 블록암호와 key schedule을 병렬로 사용하여 throughput을 개선하였다. 키 스케쥴에서 키 덧셈부분에 rom과 xor 게이트를 사용하지 않고 인버터와 mux로 구현하여 면적을 최적화하였다. Virtex5-XC5VSX50T를 사용하여 FPGA 검증을 하였고 최대 동작 주파수는 약 151MHz이며, 약 950Mbps의 성능을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.164-167
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• 2009

본 논문에서는 LFSR(Linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 이용한 영상 암호화법을 제안한다. 먼저 LFSR을 이용하여 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그런 다음, 생성된 수열을 원 영상과 XOR 연산하여 원 영상을 변환한다. 그리고, 게이트웨이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 변환된 원 영상에 곱하여 2D CAT 영상 암호화를 한다. 마지막으로, 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.