플래시 메모리는 하드디스크와 다른 물리적 특성을 가진다. 대표적으로 읽기연산과 쓰기연산의 비용이 다르고, 덮어쓰기(overwrite)가 불가능하여 소거연산(erase)이 선행되어야 한다. 이러한 물리적 제약을 소프트웨어적으로 보완해주기 위해서, 플래시 메모리를 사용하는 시스템은 대부분 플래시 변환 계층(Flash Translation Layer)을 사용한다. 현재까지 효율적인 FTL 기법들이 제안되었으며, 이들은 임의쓰기(random writes) 패턴보다 순차쓰기(sequential writes) 패턴에 훨씬 더 효율적으로 동작한단. 본 논문에서는 플래시 메모리 상에서 B-트리 인덱스를 효율적으로 생성, 유지하기 위한 새로운 기법을 제안한다. B-트리에 키의 삽입, 삭제, 수정 등치 연산을 수행하면 FTL에 비효율적인 임의쓰기 패턴을 많이 발생시키며, 결국 B-트리 인덱스 유지 비용이 커지게 된다. 제안하는 기법에서는 B-트리에서 발생되는 임의쓰기 패턴을 먼저 플래시 메모리의 쓰기 버퍼에 추가쓰기(append writes) 패턴으로 변환하여 저장하고, 추후 이를 FTL에 효율적인 순차쓰기 패턴으로 FTL에 전달한다. 다양한 실험을 통해 제안하는 기법이 기존의 기법보다 플래시 메모리 I/O 비용 측면에서 우수하다는 것을 보인다.
A computer simulation, utilizing the Landau-Lifshitz-Gilbert equation, of ultra-high- density recording on continuous longitudinal media is carried out. The two important features of this work are the use of a planar-type head, which enables a high write field of 14183 Oe ts be generated at the center of the recording medium, and the media with very high coercivities up to 13010 Oe. From a systematic investigation, it is found that the optimum write field is higher than the medium coercivity by only 3400 Oe over a wide coercivity range. This new finding allows one to write an a medium with a very high coercivity by using a planar-type head. It is demonstrated that a reasonably good bit pattern with a bit density of 605 kfci is generated on the medium with a coercivity of l1720 Oe, and, combined with a high track pitch density of 100 ktpi, a recording density of 60 Gb/in$^2$can be obtained in a single layer medium. With an improved write- head designs even a higher recording density of 75 Gb/in$^2$may be possible since comparison of the results for the bit pattern from the present head profile and the ideal Lindholm profile indicates an increase in the track pitch density of about 27%. Even at this density, the thermal stability parameter (KV/kT) at room temperature is high enough (60) to provide ample room for thermal stability.
NAND flash memories have the advantages of fast access speed, high density and low power consumption, thus they have increasing demand in embedded system and mobile environment. Despite the low power and fast speed gains of NAND flash memory, DRAM disk buffers were used because of the performance load and limited durability of NAND flash cell. However, DRAM disk buffers are not suitable for limited energy environments due to their high static energy consumption. In this paper, we propose WAP-LRU (Write pattern Analysis based Placement by LRU) hybrid disk buffer management policy. Our policy designates the buffer location in the hybrid memory by analyzing write pattern of the workloads to check the continuity of the page operations. In our simulation, WAP-LRU increased the lifetime of NAND flash memory by reducing the number of garbage collections by 63.1% on average. In addition, energy consumption is reduced by an average of 53.4% compared to DRAM disk buffers.
메모리의 집적도가 올라갈수록 원치 않는 셀간의 간섭과 동시에 bit-line간의 상호 노이즈도 증가하게 된다. 그리고 높은 고장 검출율을 요구하는 고집적 메모리의 테스트는 많은 테스트 백터를 요구하게 되거나 비교적 큰 추가 테스트 회로를 요구하게 된다. 지금까지 기존의 테스트 알고리즘은 이웃 bit-line의 간섭이 아니라 이웃 셀에 중점을 두었다. 본 논문에서는 NPSFs(Neighborhood Pattern Sensitive Faults)를 기본으로 한 NBLSFs(Neighborhood Bit-Line Sensitive Faults)를 위한 새로운 테스터 알고리즘을 제안한다. 그리고 제안된 알고리즘은 부가 회로를 요구하지 않는다. 메모리 테스트를 위해 기존의 5개의 셀 레이아웃이나 9개의 셀 레이아웃을 사용하지 않고 NBLSF 검출에 최소한 크기인 3개의 셀 레이아웃을 이용하였다. 더구나 이웃 bit-line에 의한 최대의 상호잡음을 고려하기 위해 테스트 동작에 refresh 동작을 추가하였다(예 $write{\rightarrow}\;refresh{\rightarrow}\;read$). 또한 고착고장, 천이고장, 결합고장, 기존의 pattern sensitive 고장, 그리고 이웃 bit-line sensitive 고장 등도 검출될 수 있음을 보여준다.
A spirally arrayed nano-pattern is designed as a model pattern for the next generation optical storage media. The pattern consists off types of embossed rectangular dot, which are 50nm, 100nm, 150nm and 200nm in length and 50nm in width. The height of the dot is designed to be 50nm. The pitch of the spiral track of the pattern is 100nm. A ER(Electron resist) master for this pattern is fabricated by e-beam lithography process. The ER is first spin-coated to be 50nm thick on a Si wafer and then the model pattern is written on the coated ER layer by e-beam. After developing this pattern written wafer in the solution, a ER pattern master is fabricated. The most conventional e-beam machine can write patterns in orthogonal way, so we made our own pattern generator which can write the pattern in circular or spiral way. This program generates the patterns to be compatible with the e-beam machine from Raith(Raith 150). To fabricate 50nm pattern master precisely, a series of experiments were done including the design compensation for the pattern size, optimization of the dose, acceleration voltage, aperture size and developing. Through these experiments, we conclude that the higher accelerating voltages and smaller aperture size are better for mastering the nano pattern which is in order of 50nm. With the optimized e-beam lithography process, a spiral arrayed 50nm pattern master adopting PMMA resist was fabricated to have dimensional accuracy over 95% compared to the designed. Using this pattern master, a metal pattern stamp will be fabricated by Ni electro plating for injection molding of the patterned plastic substrate.
In this paper aims at studying the minimal test pattem of the RAM. This also propose a scheme of testing faults from the new fault model using the LLB. The length of test patterns are 6N(1-wsf), 9.5N(2-wsf), 7N(3-wsfl, 3N(4-wsf) operations in N-bit RAM. This test techniques can write into memory cell the number of write operations is reduced and then much testing time is saved. A test set which detects all positive-negative static t-ws faults for t=0, 1, 2, 3, 4 and detects all pattern sensitive fault in memory array. A new fault model, which encompasses the existing fault model Is proposed.
낸드 플래시 메모리는 저전력 소비와 빠른 데이터 처리 속도 때문에 다양한 저장 장치의 미디어로 사용되고 있다. 그러나 데이터의 읽기 처리 속도가 쓰기 처리 속도와 비교하여 약 10배 빠른 비대칭 속도의 특징이 있기 때문에 속도차이를 개선하기 위한 다양한 연구가 진행되고 있다. 특히 플래시 전용 버퍼 관리 정책은 대부분 쓰기 속도를 개선하기 위해 연구되어 왔다. 그러나 최근에 다양한 목적으로 사용되고 있는 플래시 메모리로 구성된 SSD(solid state disk)는 쓰기 성능보다 읽기 성능에 취약한 문제가 있다. 본 논문에서는 낸드 플래시 메모리로 구성된 SSD에서 쓰기 성능보다 읽기 성능이 더 좋지 않은 이유를 밝히고 이를 개선하기 위한 버퍼 관리 정책을 연구한다. 본 논문에서 제안하는 버퍼 관리 정책은 읽기 데이터의 패턴을 분석하고 미래에 요청될 데이터를 낸드 플래시 메모리에서 미리 읽어두는 정책을 적용하여 플래시 기반 저장 장치의 속도를 개선하는 방법을 제안한다. 또한, 시뮬레이션을 통해 미리 읽기 정책의 효과를 증명한다.
Modern computer systems usually have special hardware for operations used in deep learning workload even edge computing environment. Non-volatile memories (NVMs) have been considered for alternative memory storage because they consume little static energy and occupy small area. However, there is a problem for NVMs to be directly adopted. An NVM cell has limited write endurance, so that the lifetime of NVM-based memory system is much shorter than that of conventional memory system. To overcome this problem for the deep learning system, this paper proposes a novel method to extend the lifetime based on the analysis of the deep learning workloads. If an incoming block has more than a predefined number of frequently used values, the cacheline is defined as write friendly block. During the victim selection, the cacheline has lower possibility to be chosen as victim. The experimental results show that the lifetime is increased by about 50% and energy consumption is decreased by 3% with a little performance hurt.
In this study, the gnenral purpose type Linear Pulse Motor(LPM) and measurement system were desisted. And this LPM is tested by the experimental apparatus to write up a operating pattern parameter.
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[게시일 2004년 10월 1일]
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