• 인터넷정보학회논문지
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• 제14권1호
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• pp.15-22
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• 2013

WAVE 시스템은 IEEE 802.11p표준으로 지능형 교통시스템 서비스에 응용되는 새로운 개념 및 차량 통신 기술이다. 또한 WAVE 시스템은 도로상의 트래픽의 효율과 안전을 높인다. 그러나 WAVE 시스템의 OFDM 모듈레이션에서 스크램블러 비트 연산 알고리즘은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하므로 효율성이 떨어지게 된다. 본 논문에서는 스크램블러의 비트 연산으로 64비트 행렬 테이블을 구성하는 알고리즘과 64비트 행렬 테이블과 입력 데이터를 병렬 연산하는 알고리즘을 제안하였다. 제안한 알고리즘은 64비트 행렬 테이블을 적용하여 실행한 결과 비트연산 스크램블러보다 1회와 10000회 처리 속도는 약 40.08%-40.27%가 향상되고, 초당 처리 횟수는 468.35회 더 수행할 수 있고, 32비트 스크램블러보다 1회와 10000회 처리 속도는 약 7.53%-7.84%가 향상되고, 초당 처리 횟수는 91.44회 더 수행할 수 있다. 따라서 64비트로 연산하는 스크램블러 알고리즘은 64비트를 처리할 수 있는 CPU를 사용한다면 32비트 스크램블러보다 40% 이상 성능을 향상시킬 수 있다.

• IEIE Transactions on Smart Processing and Computing
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• 제6권2호
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• pp.133-139
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• 2017

Vehicles have increasingly evolved and become intelligent with convergence of information and communications technologies (ICT). Vehicle communications (VC) has become one of the major necessities for intelligent vehicles. However, VC suffers from serious security problems that hinder its commercialization. Hence, the IEEE 1609 Wireless Access Vehicular Environment (WAVE) protocol defines a security service for VC. This service includes Advanced Encryption Standard-Counter with CBC-MAC (AES-CCM) for data encryption in VC. A high-speed AES-CCM crypto module is necessary, because VC requires a fast communication rate between vehicles. In this study, we propose and implement an efficient AES-CCM hardware architecture for high-speed VC. First, we propose a 32-bit substitution table (S_Box) to reduce the AES module latency. Second, we employ key box register files to save key expansion results. Third, we save the input and processed data to internal register files for secure encryption and to secure data from external attacks. Finally, we design a parallel architecture for both cipher block chaining message authentication code (CBC-MAC) and the counter module in AES-CCM to improve performance. For implementation of the field programmable gate array (FPGA) hardware, we use a Xilinx Virtex-5 FPGA chip. The entire operation of the AES-CCM module is validated by timing simulations in Xilinx ISE at a speed of 166.2 MHz.

• 대한전자공학회논문지TC
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• 제48권11호
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• pp.44-52
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• 2011

본 논문에서는 다중 무선 네트워크 인터페이스를 가진 고속 차량의 인터넷 서비스에 대한 QoS (Quality of Service) 보장하는 IP 이동성 관리 방법을 제시한다. 제안된 방법은 크게 두 부분으로 나눌 수 있다. 하나는 차량에 탑재된 이동 게이트웨이의 측정 데이터 전송 속도가 사용자가 정의해 놓은 요구 데이터 전송 속도 (Data Transfer Rate) 이하로 떨어지게 되면 이용 가능한 무선 채널을 이용하여 새로운 무선 연결을 생성하는 것이고, 다른 하나는 이동 게이트웨이가 움직이는 동안에 요구 데이터 전송 속도를 보장하기 위해 다중 무선 네트워크 인터페이스를 사용하여 이동 게이트웨이와 무선 접속 라우터 간에 동적으로 병렬 분산 패킷 터널을 생성하는 것이다. 이와 같은 방법을 통해, 핸드오버 동작 중에 유발될 수 있는 지연시간 및 패킷 손실을 줄이는 동시에 사용자의 요구 데이터 전송 속도를 유지함으로써 QoS를 보장 할 수 있게 된다. 제안된 구조를 실현하기 위해 IETF 표준인 Hierarchical Mobile IPv6 (HMIPv6)의 구조를 확장하였고, HMIPv6의 확장을 위한 상세한 알고리즘을 설계하였다. 마지막으로, 성능분석을 위해 시뮬레이션을 수행하였고, 제안된 메커니즘은 핸드오버 하는 동안에 핸드오버 지연시간, 패킷 손실, 패킷 처리율에 대해 QoS를 보장함을 증명하였다.

• 인터넷정보학회논문지
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• 제15권2호
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• pp.19-31
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• 2014

이 논문에서는 IEEE 802.15.4 노드들이 WiFi 트래픽의 간섭을 피해 새로운 채널에서 동작하기 위해 다수의 IEEE 802.15.4 채널들에 대한 병렬적인 백오프지연과정과 WiFi 트래픽의 주파수 스펙트럼을 고려한 채널탐색방법에 연구되었다. WiFi 트래픽에 의해 점유되는 채널들을 탐색하기 위해, 인접한 채널들에 대한 전력을 동시에 측정하는 방법, 기준보다 큰 채널전력의 지속시간을 확인하는 방법, RSSI 샘플 데이터에 대한 신호처리로 비콘 프레임과 같은 주기성을 찾는 방법에 대해 분석되었다. IEEE 802.11 네트워크와 중첩된 무선채널에서 IEEE 802.15.4 노드들의 CSMA-CA 알고리즘의 동작에 대해서 설명하였다. 하나의 IEEE 802.15.4 장치로 다수의 IEEE 802.15.4 채널에 대해 병렬적으로 백오프지연과정을 수행하는 방법을 그 알고리즘의 설명과 함께 제안하였다. 제안된 방법이 구현된 실험시스템으로 측정된 데이터를 분석할 때, WiFi 트래픽이 발생될 때 이와 연관된 다수의 인접한 IEEE 802.15.4 채널에서 매체접근지연시간이 동시에 증가하는 것으로 관찰되었다. IEEE 802.15.4의 채널에서 다른 트래픽에 의한 간섭을 판단하기 위한 채널평가함수를 정의하였다. WiFi에 의해 간섭을 받는 IEEE 802.15.4 채널들을 탐색하기 위해 인접채널들에 대한 채널평가를 함께 고려하는 채널탐색방법을 제시하였고 실험결과는 WiFi에 의해 간섭이 일어나는 채널들을 올바르게 찾는 특성을 보인다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.71-80
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• 2007

본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.