• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.23-34
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• 2013

Over the past several decades in the microelectronics industry, devices have gotten smaller, thinner, and lighter, without any accompanying degradation in quality, performance, and reliability. One permanent and deniable trend in packaging as well as wafer fabrication industry is system integration. The proliferating options for system integration, recently, are driving change across the overall semiconductor industry, requiring more investment in developing, ramping and supporting new die-, wafer- and board-level solution. The trend toward 3D system integration and miniaturization in a small form factor has accelerated even more with the introduction of smartphones and tablets. In this paper, the key issues and state of the art for system integration in the packaging process are introduced, especially, focusing on ease transition to next generation packaging technologies like through silicon via (TSV), 3D wafer-level fan-out (WLFO), and chip-on-chip interconnection. In addition, effective solutions like fine pitch copper pillar and MEMS packaing of both advanced and legacy products are described with several examples.

• 마이크로전자및패키징학회지
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• 제8권4호
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• pp.11-15
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• 2001

본 연구에서는 RF-MEMS소자의 웨이퍼레벨 패키징에 적용하기 위한 밀봉 실장 방법에 대하여 연구를 하였다. 비전도성 B-stage에폭시를 사용하여 밀봉 실장하는 방법은 플립칩 접합 방법과 함께 MEMS 소자 패키징에 많은 장점을 줄 것이다. 특히 소자의 동작뿐만 아니라 기생성분의 양을 줄여야 하는 RF-MEMS 소자에는 더욱더 많은 장전을 보여준다. 비전도성 B-stage 에폭시는 2차 경화가 가능한 것으로 우수한 밀봉 실장 특성을 보였다. 패키징시 상부기관으로 사용되는 유리기판 위에 500 $\mu\textrm{m}$의 밀봉선을 스크린 프린팅 방식으로 패턴닝을 한 후에 $90^{\circ}C$와 $170^{\circ}C$에서 열처리를 하였다. 2차 경화 후 패턴닝된 모양이 패키징 공정이 끝날 때까지 계속 유지가 되었다. 패턴닝 후 에폭시 놀이가 4인치 웨이퍼에서 $\pm$0.6$\mu\textrm{m}$의 균일성을 얻었으며, 접합강토는 20 MPa을 얻었다. 또한 밀봉실장 특성을 나타내는 leak rate는 $10^{-7}$ cc/sec를 얻었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.129-133
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• 2001

In this paper, hermetic sealing was studied fur wafer level packaging of the MEMS devices. With the flip-chip bonding method, this B-stage epoxy sealing will be profit to MEMS device sealing and further more RF-MEMS device sealing. B-stage epoxy can be cured 2-step and hermetic sealing can be obtained. After defining $500{\mu}{\textrm}{m}$-width seal-lines on the glass cap substrate by screen printing, it was pre-baked at $90^{\circ}C$ for about 30 minutes. It was then aligned and bonded with device substrate followed by post-baked at $175^{\circ}C$ for about 30 minutes. By using this 2-step baking characteristic, the width and the height of the seal-line were maintained during the sealing process. The height of the seal-line was controlled within $\pm0.6${\mu}{\textrm}{m}$ and the strength was measured to about 20MPa by pull test. The leak rate of the epoxy was about $10^7$ cc/sec from the leak test.

• 센서학회지
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• 제13권6호
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• pp.430-435
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• 2004

The resolution of the accelerometer, fabricated with MEMS technology is mainly affected by mechanical and electrical noise. To reduce mechanical noise, we have to increase mass of the structure part and quality factor related with the degree of vacuum packaging. On the other hand, to increase mass of the structure part, the thickness of the structure must be increased and ICP-RIE is used to fabricate the high aspect ratio structure. At this time, footing effect make the sensitivity of the accelerometer decreasing. This paper presents a hybrid SOG(Silicon On Glass) Process to fabricate a lateral silicon accelerometer with differential capacitance sensing scheme which has been designed and simulated. Using hybrid SOG Process, we could make it a real to increase the structural thickness and to prevent the footing effect by deposition of metal layer at the bottom of the structure. Moreover, we bonded glass wafer to structure wafer anodically, so we could realize the vacuum packaging at wafer level. Through this way, we could have an idea of controlling of quality factor.

• 마이크로전자및패키징학회지
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• 제23권3호
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• pp.1-6
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• 2016

IoT 적용을 위해서는 다종 소자를 높은 connectivity 밀도로 집적화시키는 전자패키징 기술이 매우 중요하다. FOWLP 기술은 입출력 밀도가 높고, 소자의 집적화가 우수하고, 디자인 유연성이 우수하여, 최근 개발이 집중되고 있는 기술이다. 웨이퍼나 패널 기반의 FOWLP 기술은 초미세 피치 RDL 공정 기술과 몰딩 기술 개발이 최적화 되어야 할 것이다. 3D stacking 기술 특히 웨이퍼 본딩 후 TSV를 제조하는 방법(via after bonding)은 가격을 낮추면서 connectivity를 높이는데 매우 효과적이라 하겠다. 하지만 저온 웨이퍼 본딩이나 TSV etch stop 공정과 같이 아직 해결해야할 단위 공정들이 있다. Substrate 기술은 두께를 줄이고 가격을 낮추는 공정 개발이 계속 주목되겠지만, 칩과 PCB와의 통합설계(co-design)가 더욱 중요하게 될 것이다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.231-247
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• 2005

• 로봇학회논문지
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• 제2권3호
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• pp.249-254
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• 2007

본 논문에서는 웨이퍼 레벨 밀봉 실장된 수직 운동 가속도 신호를 감지할 수 있는 초소형 Z축 가속도 센싱 엘리먼트를 제작하였다. 초소형 Z축 가속도 센싱 엘리먼트는 수직 방향의 정전용량 변화를 필요로 하기 때문에 단일 기판상에 수직 단차의 형성을 가능케 하는 확장된 희생 몸체 미세 가공 기술 (Extended Sacrificial Bulk Micromachining, ESBM) 을 이용하여 제작되었다. 확장된 희생 몸체 미세 가공 기술을 이용하면 정렬오차가 없이 상하부 양쪽에 수직 단차를 갖는 실리콘 구조물의 제작이 가능하다. 또한, MEMS 센싱 엘리먼트의 부유된 실리콘 구조물을 보호하기 위하여 웨이퍼 레벨 밀봉 실장 기술이 적용하여 고신뢰성, 고수율, 고성능의 Z축 가속도 센서를 제작하였다. 신호 처리 회로와 가속도 센서를 결합하여 Z축 가속도 센싱 시스템을 제작하였고 운동가속도 범위 10 g 이상, 정지 드리프트 17.3 mg 그리고 대역폭 60 Hz 이상의 성능을 나타내었다.

• 정보저장시스템학회논문집
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• 제2권3호
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• pp.163-168
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• 2006

Small form factor optical pickup (SFFOP) corresponding to BD specifications is strongly proposed for the next-generation portable storage device. In order to generate SFFOP, small sized optical pickup has been fabricated. We have developed a small sited optical pickup that is called the integrated optical pickup (IOP). The fabrication method of this system is mainly dependant on the use of the wafer based micro fabrication technology, which has been used in MEMS process such as photolithography, reactive ion etching, wafer bonding, and packaging process. This approach has the merits for mass production and high assembling accuracy. In this study, to generate the small sized optical pickup for high recording capacity, IOP corresponding to BD specifications has been designed and developed, including three main parts, 1) design, fabrication and evaluation of objective lens unit, 2) design and fabrication of IOP and 3) evaluation process of FES and TES.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권1호
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• pp.58-66
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• 2005

Inertial-grade vertical-type and lateral-type differential resonant accelerometers (DRXLs) are designed, fabricated using one process and tested for navigational applications. The accelerometers consist of an out-of-plane (for z-axis) accelerometer and in-plane (for x, y-axes) accelerometers. The sensing principle of the accelerometer is based on gap-sensitive electrostatic stiffness changing effect. It says that the natural frequency of the accelerometer can be changed according to an electrostatic force on the proof mass of the accelerometer. The out-of-plane resonant accelerometer shows bias stability of $2.5{\mu}g$, sensitivity of 70 Hz/g and bandwidth of 100 Hz at resonant frequency of 12 kHz. The in-plane resonant accelerometer shows bias stability of $5.2{\mu}g$, sensitivity of 128 Hz/g and bandwidth of 110 Hz at resonant frequency of 23.4 kHz. The measured performances of two accelerometers are suitable for an application of inertial navigation.

• 마이크로전자및패키징학회지
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• 제25권2호
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• pp.49-53
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• 2018

최근 유연 소자, 투명 소자, MEMS 소자와 같은 다양한 소자를 결합하는 시스템 집적화 기술이 많이 개발되고 있다. 이러한 다종 소자 시스템 제조 기술의 핵심 공정은 칩 또는 웨이퍼 레벨의 접합 공정, 기판 연삭 공정, 그리고 박막 기판 핸들링 기술이라 하겠다. 본 연구에서는 Si 기판 연삭 공정이 투명 박막 트랜지스터나 유연 전극 소재로 적용되는 산화주석 박막의 전기적 성질에 미치는 영향을 분석하였다. Si 기판의 두께가 얇아질수록 Si d-spacing은 감소하였고, Si 격자 내에 strain이 발생하였다. 또한, Si 기판의 두께가 얇아질수록 산화주석 박막 내 캐리어 농도가 감소하여 전기전도도가 감소하였다. 얇은 산화 주석 박막의 경우 전기전도도는 두꺼운 산화 주석 박막보다 낮았으며 Si 기판의 두께에 의해 크게 변하지 않았다.