• 한국통신학회논문지
• /
• 제34권9B호
• /
• pp.939-946
• /
• 2009

본 논문에선 기계 기술 언어(machine descriptions language)인 LISA(Language for Instruction Set Architecture)를 통하여 시뮬레이션 모델로 설계한 새로운 네트워크 ASIP(Application Specific Instruction-set Processor)을 제안한다. 제안한 네트워크 ASIP은 라우터(router)에서 패킷 프로세싱을 담당하는 전용엔진을 목적으로 설계되었다. 이를 위해 MIPS(Microprocessor without Interlock Pipeline Stages) 아키텍처를 기반으로 한 일반적인 ASIP에 패킷을 빠른 속도로 처리하기 위해 필요한 새로운 명령어 셋을 추가하였다. 새로 추가된 명령어 셋은 "classification" 명령어 그룹과 "modification" 명령어 그룹으로 나눌 수 있으며, 각 그룹은 실행 단계(execution stage)에 위치한 각각의 기능 유닛(function unit)에 의해서 처리된다. 그리고 각각의 기능 유닛은 Verilog HDL을 통해 면적과 속도 측면에서 최적화하였으며, 이를 합성하여 면적과 동작 지연시간을 비교하였다. 또한 CKF(Compiler Known Function)을 이용하여 C 언어 레벨의 매크로 함수에 할당하였으며, 어플리케이션 프로그램에 대한 실행 싸이클을 비교 분석하여 성능 향상을 확인하였다.

• 융합신호처리학회논문지
• /
• 제10권4호
• /
• pp.267-273
• /
• 2009

본 논문은 WDR(Wide Dynamic Range)의 구현을 위한, 나눗셈기를 사용하지 않은 가변적 평균기의 설계에 관한 것이다. 이전에 제안하였던 평균기 [5]는 나눗셈기를 곱셈기로 대체함으로써 하드웨어의 복잡도 및 하드웨어 자원의 효율성을 향상시켰다. 하지만 기존에 제안한 구조는 가로와 세로의 길이를 측정하고, 사용자에 의해 Mode에 설정되어 있는 기본 영상의 크기와 정확히 일치할 경우에만 동작이 가능하다는 단점이 있었다. 본 논문은 이러한 기존 평균기의 단점을 보완하기 위하여, 영상의 전체 크기를 이용하여 Mode를 선택하도록 하였다. 또한 특정 크기의 영상에만 적용되는 것이 아니라 다양한 크기의 영상에 대해서도 적용 가능하도록 제안한다. 특히, 보다 정확한 평균값을 구하기 위하여 외부 보상 값을 추가하였다. Verilog-HDL을 이용하여 설계하였으며, 합성결과를 통해 Serial multiplier의 구조가 좀 더 하드웨어 크기와 자원의 효율성이 높은 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.169-177
• /
• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 한국정보통신학회논문지
• /
• 제22권11호
• /
• pp.1462-1467
• /
• 2018

단일 노출 영상, 또는 다중 노출 영상을 사용하여 저조도 영상의 화질 개선 알고리즘이 수많이 연구되고 있다. 저조도 영상은 명암이 낮고, 잡음이 많아 피사체의 정보를 식별하기에 한계가 있다. 본 논문에서는 듀얼카메라로 촬영한 다중 노출 영상 2개를 이용하여 저조도 영상의 화질 개선하는 알고리즘의 하드웨어 설계를 제안한다. 제안하는 하드웨어 구조는 전달함수를 사용하여 프레임 메모리와 라인 메모리를 쓰지 않는 방식으로 실시간 처리로 설계되었다. 그리고 제안하는 하드웨어 설계는 Verilog로 설계했고, Modelsim을 사용하여 검증했다. 마지막으로 Xilinx사의 xc7z045-2ffg900을 목표 보드로 이용하여 FPGA를 구현했을 때 최대 동작 주파수 167.617MHz로 확인하였고, 영상 크기가 $1920{\times}1080$ 일 때, 소요된 총 클럭 사이클은 2,076,601이며 80.7fps로 실시간 처리가 가능하다.

• 한국정보통신학회논문지
• /
• 제18권5호
• /
• pp.1103-1109
• /
• 2014

디지털 영상 처리 분야에서 사람의 동작 인식은 다양하게 연구되고 있으며, 최근에는 깊이 영상을 이용한 방법이 매우 유용하게 사용되고 있다. 하지만 깊이 측정 센서의 위치와 각도에 따라 깊이 영상에서의 객체 크기나 형태가 왜곡되므로 사물 및 사람의 인식 과정에서 인식률이 감소하는 경우가 발생한다. 따라서 뛰어난 성능을 보장하기 위해서는 측정 센서에 의한 왜곡 보정은 반드시 고려되어야 할 사항이다. 본 논문에서는 동작 인식 시스템의 인식률을 향상시키기 위한 전처리 알고리즘을 제안한다. 깊이 측정 센서로부터 입력되는 깊이 정보를 실제 공간 (Real World)으로 변환하여 왜곡 보정을 수행한 후 투영 공간 (Projective World)으로 변환한다. 최종적으로 제안된 시스템을 OpenCV와 Window 프로그램을 사용하여 구현하였으며 Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA Board에 탑재하여 검증하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.153-156
• /
• 2000

본 논문은 SystemC의 특징과 어떻게 SOC 설계 방법에 응용될 수 있는지 고려한다. 먼저, 기존 개발된 시스템 알고리듬을 기초로 하여 SystemC로 기능 블럭과 인터페이스를 분리하여 정의한다 이렇게 정의된 기능 블록과 인터페이스를 모듈화하고 묶어서 실행 가능한 사양을 만들어 충분한 기능 검증을 수행한다. 두번째로 S/W로 구현할 부분과 H/W로 구현할 부분을 나누어, S/W 부분의 인터페이스는 사이클 정확도를 갖도록 기술하며 기능 블럭은 기존 S/W 개발 환경을 사용하여 구현한다 H/W 부분의 IO 는 다양한 추상화단계로 이벤트를 기술하고 내부 동작은 기능에 기반을 두고 작성한다. 이 사양이 만족해야 할 시스템 요구 성능을 발휘하도록 성능분석을 수행하고, 이 결과가 S/W, H/W 분할 과정과 인터페이스 구체화 과정에 영향을 미친다. 시스템 성능을 내는 이 사양을 기초로 하여 사이클 정확도를 갖는 H/W 부분은 변환 프로그램을 이용하거나 직접 HDL RTL 설계로 변환한다. 이 방법은 기존 C/C++ 프로그램 개발자와 VHDL/Verilog 설계자가 쉽게 적응할 수 있어 기존 ASIC 개발자가 저렴한 비용으로 시스템 통합 설계 및 검증을 통하여 SoC를 개발하고자 할 때 특히 더 적합하다.

• 한국정보통신학회논문지
• /
• 제14권1호
• /
• pp.205-212
• /
• 2010

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기 (FCore_Gen)를 구현하였다. FCore_Gen은 FFT 길이, 입력 비트수, 내부 중간 결과 값의 비트수, 격자계수 비트수 등의 선택에 따라 총 640가지 의 FFT/IFFT 코어를 Verilog-HDL 코드로 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4, radix-2 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과 값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성 한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192 점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국정보통신학회논문지
• /
• 제21권4호
• /
• pp.767-773
• /
• 2017

본 논문에서는 HEVC 부호기를 위한 효율적인 Intra Prediction Angular 모드 결정 하드웨어 설계를 제안한다. HEVC의 Intra Prediction은 현재 블록 주변의 재구성된 샘플들을 참조하여 현재 블록을 예측하는 방법이다. Intra Prediction에서는 1개의 DC 모드, 1개의 Planar 모드, 33개의 Angular 모드로 총 35개의 모드를 지원한다. HEVC의 Intra Prediction은 35개의 모드 중에서 최적의 모드를 결정한 후 예측하여 부호화 성능을 향상 시킨다. 그러나 35가지의 모드를 모두 처리하기 위해서는 많은 연산 복잡도와 처리시간이 요구된다. 그러므로 본 논문에서는 원본 영상 픽셀의 차이 값을 비교하여 Angular 모드를 효율적으로 결정하는 알고리즘을 적용한 하드웨어 설계를 제안하였다. 또한 효율적인 알고리즘의 사용을 통해 하드웨어 면적을 감소시켰다. 제안된 하드웨어 구조는 Verilog HDL로 설계하였으며, 65nm 공정으로 합성하였다. 합성 결과 14.9K개의 게이트로 구현되었고, 최대 동작 주파수는 2GHz이다.

• 전기전자학회논문지
• /
• 제23권4호
• /
• pp.1469-1472
• /
• 2019

자동차에 사용하는 CAN 버스는 노드에 주소를 부여하지 않기 때문에 여러 노드 중 하나가 해킹을 당하여 악의적인 데이터 프레임을 전송하여도 어느 노드가 해킹 당했는지 식별하기 어렵다. 하지만 이러한 CAN 버스의 내부 공격은 자동차의 안전에 큰 위협이 될 수 있으므로 CAN 버스의 물리 계층에서 신속하게 대처하여야 한다. 본 논문에서는 CAN 버스 상에서 악의적인 데이터 프레임이 감지되면 침입 감지 시스템이 내부 공격 노드의 에러 카운터를 증가시켜서 버스에서 분리시킴으로서 악의적인 공격을 방어하는 기법을 제안하였다. 제안한 기법을 탑재한 CAN 컨트롤러를 Verilog HDL을 이용하여 구현하였고, 이를 통해 제안한 기법이 CAN 버스의 악의적인 내부 공격을 방어할 수 있음을 확인하였다.

• 전기전자학회논문지
• /
• 제26권3호
• /
• pp.401-407
• /
• 2022

최근 자율주행 자동차를 구현하기 위해 카메라 영상을 통해 객체 및 차선을 인식하여 자율주행하는 영상처리 기술이 연구되고 있다. 안개는 카메라 촬영 영상의 가시성을 떨어뜨리기 때문에 자율주행 자동차 오작동의 원인이 된다. 이를 해결하기 위해 카메라에 실시간 처리가 가능한 안개 제거 기능을 적용하는 것이 필요하다. 따라서 본 논문에서는 성능이 우수한 Sim의 안개 제거방법을 실시간 처리가 가능한 하드웨어로 구현한다. 제안하는 하드웨어는 Verilog HDL을 사용하여 설계하였고, Xilinx사의 xc7z045-2ffg900을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K(4096×2160) 고해상도 환경에서 최대 동작 주파수 276.932MHz, 최대 처리 속도 31.279fps를 가짐으로써 실시간 처리 기준을 만족한다.