It is a challenging problem of assessing the location and extent of structural damages with vibration measurements. In this paper, an improved Extended Kalman filter (EKF) with Tikhonov regularization is proposed to identify structural damages. The state vector of EKF consists of the initial values of modal coordinates and damage parameters of structural elements, therefore the recursive formulas of EKF are simplified and modal truncation technique can be used to reduce the dimension of the state vector. Then Tikhonov regularization is introduced into EKF to restrain the effect of the measurement noise for improving the solution of ill-posed inverse problems. Numerical simulations of a seven-story shear-beam structure and a simply-supported beam show that the proposed method has good robustness and can identify the single or multiple damages accurately with the unknown initial structural state.
본 논문에서는 벡타연산을 효율적으로 수행하고 대단위 병렬시스템을 지원하는 다중 스레드구조, MULVEC(MULtithreaded architecture of the VEctor Computations) 을 제시한다. MULVEC은 데이타플로우 모델에 수퍼 스칼라 RISC 마이크로 프로세서를 갖는 기존의 폰 노이만 모델을 도입하였다. 그리고 동일한 스레드 세그멘트내에 벡타 연산이 반복되는 경우에 상태필드를 이용하여 동기화의 수를 감축시켰으며, 이에 의해 문맥전환 횟수, 통신량 등을 감소시켰다. 그리고 노드 수의 변화에 대한 MULVEC의 성능평가(프로그램들의 수행시간, 프로세서들의 이용율)와 *T의 성능평가(프로그램의 수행시간)를 SPARC station 20 (super scalar RISC microprocessor)에서 시뮬레이션을 하였으며, 노드의 수, 루프의 반복홋수 등에 따라 프로그램의 수행시간이 MULVEC이 *T보 다 약 1-2배 정도 빠르다는 것을 알 수 있었다.
다층퍼셉트론이 충분한 중간층 노드 수를 지니면 임의의 함수를 근사시킬 수 있다는 이론적 연구결과에 기초하여, 다층퍼셉트론을 실제 문제에 응용하는 경우에 일반적으로 입력층, 중간층, 출력층으로 이루어진 3층 구조의 다층퍼셉트론을 사용한다. 그렇지만, 이러한 구조의 다층퍼셉트론은 입력벡터가 여러 가지 성질로 이루어진 복잡한 문제의 경우 좋은 일반화 성능을 보이지 않는다. 이 논문에서는 입력 벡터가 여러 가지 정보를 지닌 데이터들로 구성되어 있는 문제인 경우에 계층적 구조를 지닌 다층퍼셉트론의 구성으로 성능을 향상시키는 방법을 제안한다. 즉, 입력데이터를 섭-벡터로 구분한 후 섭-벡터별로 다층퍼셉트론을 적용시키며, 이 섭-벡터별로 적용된 하위층 다층퍼셉트론으로부터 인식 결과를 받아서 최종 결정을 하는 상위 다층퍼셉트론을 구현한다. 제안한 방법의 효용성은 단백질의 구조를 예측하는 문제를 통하여 확인한다.
본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.
Zhang, Hongmei;Shan, Yufei;Duan, Yuanfeng;Yun, Chung Bang;Liu, Song
Structural Engineering and Mechanics
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제74권1호
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pp.1-18
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2020
For the large deformation of shear walls under vertical and horizontal loads, there are difficulties in obtaining accurate simulation results using the response analysis method, even with fine mesh elements. Furthermore, concrete material nonlinearity, stiffness degradation, concrete cracking and crushing, and steel bar damage may occur during the large deformation of reinforced concrete (RC) shear walls. Matrix operations that are involved in nonlinear analysis using the traditional finite-element method (FEM) may also result in flaws, and may thus lead to serious errors. To solve these problems, a planar four-node element was developed based on vector mechanics. Owing to particle-based formulation along the path element, the method does not require repeated constructions of a global stiffness matrix for the nonlinear behavior of the structure. The nonlinear concrete constitutive model and bilinear steel material model are integrated with the developed element, to ensure that large deformation and damage behavior can be addressed. For verification, simulation analyses were performed to obtain experimental results on an RC shear wall subjected to a monotonically increasing lateral load with a constant vertical load. To appropriately evaluate the parameters, investigations were conducted on the loading speed, meshing dimension, and the damping factor, because vector mechanics is based on the equation of motion. The static problem was then verified to obtain a stable solution by employing a balanced equation of motion. Using the parameters obtained, the simulated pushover response, including the bearing capacity, deformation ability, curvature development, and energy dissipation, were found to be in accordance with the experimental observation. This study demonstrated the potential of the developed planar element for simulating the entire process of large deformation and damage behavior in RC shear walls.
KSII Transactions on Internet and Information Systems (TIIS)
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제15권3호
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pp.837-852
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2021
Recurrent neural network (RNN) architectures have been used for language modeling (LM) tasks that require learning long-range word or character sequences. However, the RNN architecture is still suffered from unstable gradients on long-range sequences. To address the issue of long-range sequences, an attention mechanism has been used, showing state-of-the-art (SOTA) performance in all LM tasks. A differentiable neural computer (DNC) is a deep learning architecture using an attention mechanism. The DNC architecture is a neural network augmented with a content-addressable external memory. However, in the write operation, some information unrelated to the input word remains in memory. Moreover, DNCs have been found to perform poorly with low numbers of weight parameters. Therefore, we propose a robust memory deallocation method using a limited retention vector. The limited retention vector determines whether the network increases or decreases its usage of information in external memory according to a threshold. We experimentally evaluate the robustness of a DNC implementing the proposed approach according to the size of the controller and external memory on the enwik8 LM task. When we decreased the number of weight parameters by 32.47%, the proposed DNC showed a low bits-per-character (BPC) degradation of 4.30%, demonstrating the effectiveness of our approach in language modeling tasks.
본 논문에서는 동영상의 실시간 Full HD 영상$(1920{\times}1080@30fps)$ 부호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부호화기 구조를 제안한다 한 매크로 블록 당 AC 계수 376개 와 DC 계수 8개 총 384개의 데이터가 존재 할 수 있다. 실시간으로 처리하기 위해서는 최대 384개의 데이터를 모두 처리해야 한다. 데이터를 효율 적으로 처리하기 위해 병렬 처리, 파이프라인 처리를 사용, 블록당 16개의 데이터 이후의 존재하는 불필요한 '0' 제거로 동작 cycle를 최소화하였다. 설계된 모듈은 한 매크로 블록당 최대의 384개의 데이터를 469cycle로 처리한다. CAVLC 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다.
본 논문의 주요 목표는 고성능 SVP(Stack-based Video Processor)를 설계하는 것이다. SVP는 과거에 제안된 스택 머신과 영상 프로세서의 최적의 측면만을 선택함으로써 더 좋은 구조를 갖도록 하는 포괄적인 구조이다. 본 구조는 객체 지향형 프로그램의 소규모의 많은 서브루틴을 가지고 있기 때문에 스택 버퍼를 갖는 준범용 S-RISC(Stack-based Reduced Instruction Set Comuter)를 이용하여 객체 지향형 영상 데이터를 처리한다. 그리고 MPEG-4의 반화소 단위 처리와 고급 모드 움직임 보상, 움직임 예측, SA-DCT(Shape Adaptive-Discrete Cosine Transform)가 가능하며, 절대값기, 반감기를 가지고 있어서 부호화하기로 확장할 수 있도록 하였다. SVP는 0.6㎛ 3-메탈 계층 CMOS 표준 셀 기준을 이용하여 설계되었으며, 110K 로직 게이트와 12Kbit SRAM 내부 버퍼로 이루어지고 50 MHz의 동작 속도를 가진다 . MPEG-4의 VLBL(Very Low Bitrate Video) 최대 전송율인 QCIF 15fps(frame per second)로 영상 재생 알고리즘을 수행한다.
외연적 유한요소법은 벡터처리에 적합한 구조를 가지고 있어 벡터컴퓨터를 이용하면 기존의 스칼라 컴퓨터에서보다 휠씬 빠르게 해석을 수행할 수 있다. 본 논문에서는 memory-to-memory방식의 벡터컴퓨터에서의 외연적 유한요소법의 효율적인 벡터화 방법을 제시하였다. 먼저 벡터컴퓨터의 구조적 특성과 무관하게 적용될 수 있는 일반적인 벡터화 기법을 고찰한 후 memory-to-memory방식의 벡터컴퓨터에 적합한 벡터화 기법을 개발하였다. 개발된 벡터화 기법의 유용성을 확인하기 위해 외연적 유한요소 프로그램인 DYNA3D를 memory-to-memory방식의 벡터컴퓨터인 HDS AS/XL V50에 이식한 결과 스칼라에 비해 2.4배 이상의 성능 향상을 얻을 수 있었다.
Ku Dae Sung;Choi Hyun Yong;Ra Kyung Tae;Hwang Jung Yeun;Kim Jong Bin
대한전자공학회:학술대회논문집
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대한전자공학회 2004년도 학술대회지
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pp.477-481
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2004
High Quality CD, OAT audio requires that large amount of data. Currently, multi channel preference has been rapidly propagated among latest users. The MPEG(Moving Picture Expert Group) is provides data compression technology of sound and image system. The MPEG standard provides multi channel and 5.1 sounds, using the same audio algorithm as MPEG-l. And MPEG-2 audio is forward and backward compatible. The MDCT (Modified Discrete Cosine Transform) is a linear orthogonal lapped transform based on the idea of TDAC(Time Domain Aliasing Cancellation). In this paper, we proposed the micro-program type vector processor architecture a benefit in MDCT/IMDCT of MPEG-II AAC. And it's reduced operating coefficient by overlapped area to bind. To compare original algorithm with optimized algorithm that cosine coefficient reduced $0.5\%$multiply operating $0.098\%$ and add operating 80.58\%$. Algorithm test is used C-language then we designed hardware architecture of micro-programmed method that applied to optimized algorithm. This processor is 20MHz operation 5V.
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[게시일 2004년 10월 1일]
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