• Journal of information and communication convergence engineering
• /
• 제6권3호
• /
• pp.285-288
• /
• 2008

Most of multimedia processors for 2D/3D graphics acceleration use a lot of integer/floating point arithmetic units. We present a new architecture with an efficient ALU, built in a smaller chip size. It reduces instruction cycles significantly based on a foundation of multi-thread operation, variable length instruction words, dual phase operation, and phase instruction's coordination. We can decrease the number of instruction cycles up to 50%, and can achieve twice better performance.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
• /
• pp.281-284
• /
• 2008

최근 OpenGL ES 2.0이 개정됨에 따라 모바일 기기에 Shader 3.0모델을 지원 가능한 프로세서가 요구된다. 이 쉐이더 3.0 모델의 지원과 관련하여 명령어의 길이의 증가가 필요하고, 이는 메모리 용량의 증가를 초래한다. 본 논문에서는 가변길이 구조와 유닛구조를 채택한 새로운 명령어 구조를 제안한다. 이 명령어 구조는 쉐이더 3.0 모델을 지원하고 명령어 필드 낭비를 줄일 수 있도록 최대 4개의 32비트 유닛 명령어가 가변적으로 조합되어 수행된다.

• 전기전자학회논문지
• /
• 제12권2호
• /
• pp.118-123
• /
• 2008

최근 Khronos에서 OpenGL ES 2.0 API 표준을 배포 하면서 임베디드 시스템의 그래픽 프로세서에서 능률적인 쉐이더 프로그램이 가능하게 되었다. 그 결과 모바일 기기에서도 OpenGL ES 2.0을 지원하는 그래픽 프로세서를 요구하게 되었다. OpenGL ES 2.0을 지원하기 위해서 명령어의 길이의 증가가 요구되고, 이는 메모리 용량의 증가를 초래한다. 본 논문에서는 효율적으로 명령어를 사용하는 새로운 명령어를 제안한다. 이 명령어는 가변 길이 방법과 유닛구조를 채택한 명령어 구조이다. 제안된 명령어 구조는 OpenGL ES 2.0 API를 지원하고 명령어 필드 낭비를 줄일 수 있도록 최대 4개의 32비트 유닛 명령어가 가변적으로 조합되어 수행된다.

• 전자공학회논문지CI
• /
• 제45권2호
• /
• pp.41-47
• /
• 2008

대부분의 미디어 압축 코덱에는 가변 길이 부호 기법이 적용된다. 본 논문에서는 이러한 가변 길이 부호의 복호 과정을 가속하기 위해 비트열 처리 전용 레지스터와 이를 이용하는 비트열 처리 전용 명령어 세트를 추가하는 방법을 제안한다. 본 논문에서 제안하는 명령어 세트는 프로세서에 기본적으로 존재하는 데이터 패스를 최대한 활용하고 비트열 정보를 비트열 입력포트 대신 메모리에서 읽어온다. 따라서 제안하는 명령어 세트는 프로세서의 변형을 최소화하고 추가적인 입력 제어기와 버퍼 없이 범용 프로세서에 적용하여 가변 길이 부호의 복호과정을 가속할 수 있다. 제안하는 명령어 세트의 데이터 패스를 TSMC $0.25{\mu}m$ 라이브러리를 이용하여 합성한 결과, 65 비트의 메모리와 344 게이트가 필요하였으며 0.19 ns의 추가적인 지연 시간이 있었다. 제안하는 명령어 세트는 H.264/AVC의 가변 길이 부호의 복호 수행 시간을 약 55 % 감소시켰다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
• /
• 제2권3호
• /
• pp.111-116
• /
• 2013

공정 기술의 발전으로 인해 내장형 시스템에서 소프트 에러 발생 비율이 크게 증가하고 있다. 고성능, 저전력을 특징으로 하는 VLIW 아키텍처가 내장형 시스템에 널리 사용되어 왔는데, 이러한 VLIW 아키텍처에서 명령어 복제를 통해 소프트 에러를 감지하여 신뢰도를 높이고자 하는 연구가 진행되어 왔다. 하지만 기존 연구는 대부분의 상용 VLIW 아키텍처가 코드 크기 감소를 위해 사용하는 VLES 를 고려하지 않고 이루어졌다. 명령어 복제를 통한 신뢰도 향상을 위한 연구가 실용성 및 적용성을 갖추기 위해서는 VLES 를 지원하는 VLIW 아키텍처에 대해 이루어져야 한다. 이에 본 논문에서는 VLES 를 지원하는 VLIW 아키텍처에서 명령어 복제를 위해 필요한 설계 방법을 논하고 이에 따른 실험 결과를 제시하였다. 실험 결과 VLES 를 지원하지 않을 경우에 비해 약 4% 정도의 추가적인 하드웨어 비용을 들여 평균 64% 정도에 달하는 코드 크기 감소 효과를 얻을 수 있었고, 또한 실행 시간에는 추가적인 손실이 발생하지 않음을 알 수 있었다.

• 한국정보통신학회논문지
• /
• 제14권12호
• /
• pp.2691-2697
• /
• 2010

본 논문에서는 3차원 그래픽 쉐이더 3.0 API를 지원하는 쉐이더 명령어 및 컴파일러를 설계하고 그 결과를 평가한다. 기존의 명령어와는 달리 가변길이의 명령어 구조를 제안하고 명령어의 길이를 줄여 SIMD(Single Instruction Multiple Data)구조의 그래픽 프로세서의 하드웨어 크기를 줄일 수 있다. 가변길이 및 2 페이즈 구조의 명령어를 지원하며 ESSL(ES Shading Language) 수준에서 쉐이더 프로그램이 가능한 쉐이더 컴파일러의 설계를 수행하였다. 명령어와 컴파일러 설계 결과를 검증하기 위하여 크로노스그룹에서 제안하는 Conformance Test를 수행하였다. 그 결과로 제공하는 기본 GL 쉐이더의 기능 16개를 비교하여 보았을 때 전체 평균 37%가 줄어드는 것을 알 수 있다.

• 전기전자학회논문지
• /
• 제12권4호
• /
• pp.246-254
• /
• 2008

본 논문에서는 멀티 스레드와 듀얼 페이즈 명령어 파이프라인을 가진 4way SIMD 프로세서를 설계하였다. 8개의 스레드가 round-robin 방식으로 실행되어, 해저드를 발생시키지 않는다. 또한 듀얼 페이즈 기능은 1개의 코어가 2개의 프로세서처럼 동작하도록 명령어를 최대 4개를 입력 받아 처리한다. 이 가변 명령어 구조는 1차와 2차 페이즈로 나뉘어 명령어를 수식할 수 있으며, 이 기능을 통해 분기명령이나 어드레싱 명령을 단일 클럭에 수행할 수 있도록 한다. 이 프로세서는 명령어 수행 시간을 일반적인 SIMD 구조에 비하여 50% 이하로 단축시킬 수 있으며, 최대 2배의 성능향상을 보이고 25%까지 코드 크기를 줄일 수 있다..

• 전자공학회논문지C
• /
• 제35C권12호
• /
• pp.66-76
• /
• 1998

본 논문에서는 명령어 버퍼에 저장되어 있는 가변 길이 명령어의 미스 율을 낮추기 위한 버퍼를 구현한다. 또한 반복적으로 수행되는 명령어들의 디코딩 시간을 줄이기 위해 외부에서 명령어를 패취(fetch)하여 초기 디코드 동작을 한 후 그 결과를 버퍼에 저장하는 MAU(Mark Appending Unit)를 둔다. 또한 분기명령어의 효과적인 처리를 위해 타겟 명령어의 히트 여부를 판단하는 회로를 내장하고 있다. 가변 길이 명령어를 처리하기 위한 각 모듈은 VHDL을 이용해 설계되었으며, Model Technology Inc.의 V-System를 사용하여 시뮬레이션 하였다. 합성 및 검증은 0.6㎛ 5-Volt CMOS TLM(Three Layer Metal) COMPASS 라이브러리를 이용한 ASIC Synthesizer 툴을 사용하였다. 최고 동작 속도는 약 140MHz까지이며, 총 게이트 수는 약 17,000개이다.

• 대한전자공학회논문지SD
• /
• 제41권4호
• /
• pp.83-90
• /
• 2004

본 논문은 메모리 크기의 제약을 많이 받는 내장형 마이크로프로세서의 문제를 해결하기 위해 32-bit 명령어와 24-bit, 16-bit 명령어를 혼합 사용하여 3가지 명령어 모드를 갖는 새로운 명령어 셋(X32V ISA)을 제안하였으며, 이를 기반으로 32-bit 5 stage pipeline RISC 마이크로프로세서를 설계하였다. 이를 검증하기 위해서 X32V ISA 전용 시뮬레이터를 이용하여 멀티미디어 프로그램의 프로그램 코드 사이즈를 산출하였다. 그 결과로 Light mode와 Ultra light mode는 Default mode에 비해 각각 최소 8%, 27%의 프로그램 코드 사이즈 감소를 확인하였으며, Xilinx FPGA를 이용하여 33MHz 동작 환경에서 X32V ISA의 모든 명령어 수행을 검증하였다.

• 정보처리학회논문지A
• /
• 제11A권7호
• /
• pp.489-498
• /
• 2004

VLIW 프로세서는 간단한 하드웨어 구조로 인해 저전력 및 고성능을 제공하여 임베디드 시스템에 매우 적합한 프로세서 구조로 인식되고 있다. 그러나 VLIW 프로세서는 동시에 수행 가능한 명령어들의 집합인 명령어 패킷 길이가 일정하지 않기 때문에 메모리 접근 지연 시간이 늘어나는 문제점을 안고 있다. 이는 가변 길이의 명령어 패킷으로 인해 일부 명령어 패킷이 두개의 캐쉬 블록에 걸쳐 있게 되고(스트래들 명령어 패킷), 이러한 명령어 패킷을 읽어 오기 위해 두 번의 캐쉬 접근이 요구되기 때문이다. 본 논문에서는 명령어 인출 대역폭을 높여줄 뿐만 아니라 명령어 캐쉬의 전력 소모를 낮춰주는 확장 버퍼 캐쉬를 제안한다. 확장 버퍼 캐쉬는 메인 캐쉬와 함께 스트래들 명령어 패킷의 일부를 저장하기 위한 소량의 확장 버퍼 캐쉬를 갖고 있으며 스트래들 명령어 패킷으로 인해 추가적으로 발생하는 캐쉬 접근을 줄여준다. 실험 결과 스트래들 명령어 패킷으로 인한 캐쉬 접근을 줄여 줌으로써 확장 버퍼 캐쉬는 기존 명령어 캐쉬에 비해 약 $5{\~}9{\%}$의 성능 전력${\cdot}$비용 향상을 가져옴을 확인할 수 있었다.