• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.405-406
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• 2013

Ga-doped ZnO (GZO)는 $300^{\circ}C$ 이상의 온도에서는 전기적으로 불안정하기 때문에 CIGS, CdTe, DSC와 같은 태양전지의 높은 공정온도 때문에 사용이 제한적이다. ZTO thin film은 Al2O3, SiO2, TiO2, ZnO tihin film과 비교하여 산소 및 수분에 대하여 투과성이 상대적으로 낮은 것으로 알려져 있다. 따라서 GZO single layer에 비하여 ZTO-GZO multi-layer를 구성하여 TCO를 제작하면, 높은 공정온도에서도 사용 가능하다. 실제 제작된 GZO single layer (300 nm)에서 비저항이 $7.69{\times}10^{-4}{\Omega}{\cdot}cm$에서 $500^{\circ}C$에서 열처리 후 $7.76{\times}10^{-2}{\Omega}{\cdot}cm$으로 급격하게 상승한다. ZTO single layer (420 nm)는 as-grown에서는 측정 불가했지만, $400^{\circ}C$에서 열처리 후 $3.52{\times}10^{-1}{\Omega}{\cdot}cm$ $500^{\circ}C$에서 열처리 후 $4.10{\times}10^{-1}{\Omega}{\cdot}cm$으로 열처리에 따른 큰 변화가 없다. 또한 ZTO-GZO multi-layer (720 nm)의 경우 비저항이 $2.11{\times}10^{-3}{\Omega}{\cdot}cm$에서 $500^{\circ}C$에서 열처리 후 $3.67{\times}10^{-3}{\Omega}{\cdot}cm$으로 GZO에 비하여 상대적으로 변화폭이 작다. 또한 ZTO의 두께에 따른 영향을 확인하기 위하여 ZTO를 2 scan, 4 scan, 6 scan 공정 진행 및 $500^{\circ}C$에서 열처리 후 ZTO, ZTO-GZO thin film의 비저항을 측정하였다. ZTO의 경우 $3.34{\times}10^{-1}{\Omega}{\cdot}cm$ (2 scan), $3.62{\times}10^{-1}{\Omega}{\cdot}cm$ (4 scan), $4.1{\times}10^{-1}{\Omega}{\cdot}cm$ (6 scan)으로 큰 차이가 없으며, ZTO-GZO에서도 $3.73{\times}10^{-3}{\Omega}{\cdot}cm$ (2 scan), $3.42{\times}10^{-3}{\Omega}{\cdot}cm$ (4 scan), $3.67{\times}10^{-3}{\Omega}{\cdot}cm$ (6 scan)으로 큰 차이가 없음을 확인하였다. 염료감응 태양전지에 적용하여 기존에 사용되는 FTO대신에 ZTO-GZO를 사용하며, 가격적 측면, 성능적 측면에서 개선 가능할 것으로 생각된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.397-397
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• 2013

The electrical, electronic, optical properties and the local structure of Nickel Oxide (NiO) thin film have been investigated by X-ray photoelectron spectroscopy (XPS), Reflection Electron Energy Loss Spectroscopy (REELS), UV-spectrometer,Hall Effect measurement and X-ray absorption spectroscopy (XAS). The XPS results show that the Ni 2p spectra for all films consist of $Ni2p_{3/2}$ at around 854.5 eV which indicate the presence of Ni-O bond from NiO phase and for the annealed film at temperature above $200^{\circ}C$ shows the coexist Ni oxide and Ni metal phase. The REELS spectra showed that the band gaps of the NiO thin films were abruptly decreased with increasing temperature. The values of the band gaps are consistent with the optical band gaps estimated by UV-Spectrometer. The optical transmittance spectra shows that the transparency of NiO thin films in the visible light region was deteriorated with higher temperature due to existence of $Ni^0$. Hall Effect measurement suggest that the NiO thin films prepared at relatively low temperatures (RT and $100^{\circ}C$) are suitable for fabricating p-type semiconductor which showed that the best properties was achieved at $100^{\circ}C$, such as a low resistivity of $7.49{\Omega}.cm$. It can be concluded that the annealing process plays a crucial role in converting from p type to n type semiconductor which leads to reducing electrical resistivity of NiO thin films. Furthermore, the extended X-ray absorption fine structure (EXAFS) spectrum at the Ni K-edge was used to address the local structure of NiO thin films. It was found that the thermal treatments increase the order in the vicinity of Ni atom and lead the NiO thin films to bunsenite crystal structure. Moreover, EXAFS spectra show in increasing of coordination number for the first Ni-O shell and the bond distance of Ni-O with the increase of substrate temperature.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.642-642
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• 2013

Graphene, two dimensional single layer of carbon atoms, has tremendous attention due to its superior property such as high electron mobility, high thermal conductivity and optical transparency. Especially, chemical vapor deposition (CVD) grown graphene has been used as a promising material for high quality and large-scale graphene film. Unfortunately, although CVD-grown graphene has strong advantages, application of the CVD-grown graphene is limited due to ineffective transfer process that delivers the graphene onto a desired substrate by using polymer support layer such as PMMA(polymethyl methacrylate). The transferred CVD-grown graphene has serious drawback due to remaining polymeric residues generated during transfer process, which induces the poor physical and electrical characteristics by a p-doping effect and impurity scattering. To solve such issue incurred during polymer transfer process of CVD-grown graphene, various approaches including thermal annealing, chemical cleaning, mechanical cleaning have been tried but were not successful in getting rid of polymeric residues. On the other hand, lithographical patterning of graphene is an essential step in any form of microelectronic processing and most of conventional lithographic techniques employ photoresist for the definition of graphene patterns on substrates. But, application of photoresist is undesirable because of the presence of residual polymers that contaminate the graphene surface consistent with the effects generated during transfer process. Therefore, in order to fully utilize the excellent properties of CVD-grown graphene, new approach of transfer and patterning techniques which can avoid polymeric residue problem needs to be developed. In this work, we carried out transfer and patterning process simultaneously with no polymeric residue by using a metal etch mask. The patterned thin gold layer was deposited on CVD-grown graphene instead of photoresists in order to make much cleaner and smoother surface and then transferred onto a desired substrate with PMMA, which does not directly contact with graphene surface. We compare the surface properties and patterning morphology of graphene by scanning electron microscopy (SEM), atomic force microscopy(AFM) and Raman spectroscopy. Comparison with the effect of residual polymer and metal on performance of graphene FET will be discussed.

• Journal of the Korean Vacuum Society
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• v.21 no.5
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• pp.233-241
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• 2012

We have deposited the bilayer consisted of the underlayer and the overlayer by using DC magnetron sputter on Single crystal MgO (001) substrate. This bilayer was fabricated at fixed annealing temperature and time. We have controlled agglomeration effect by changing of the bilayer thickness. Finally, we have made the self-organization and nano-structured film. In this processing, we have made nano-dot which consists of the underlayer and the overlayer, unlike the existing method called the agglomeration effect in the single layer. The underlayer has deposited using Ti, Cr and Co. And the overlayer has deposited with Ag. Through the analysis of Atomic force microscopy (AFM), the microstructure of underlayer is observed by AFM to confirm the formation of nano-dot. As the nano-dot through above processing, we have found that the nano-dot has the different shape. As a result, when we manufactured nano-dot through the agglomeration effect of bi-layer, the best matching material is Ti for underlayer. And also, we have found that MgO/Ti/Ag samples have been grown expitaxially toward the direction of MgO (001) by X-ray Diffraction analysis.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.162-162
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• 1999

초고주파 집적회로의 핵심소자로 각광을 받고 있는 GaAs MESFET(MEtal-emiconductor)은 게이트 형성 공정이 가장 중요하며, WNx 내화금속을 이용한 planar 게이트 구조의 경우 임계전압(Vth:threshold voltage)의 균일도가 우수할 뿐만 아니라 특히 Side-wall을 이용한 self-align 게이트는 소오스 저항을 줄일 수 있어 고성능의 소자 제작을 가능하게 한다.(1) 본 연구의 핵심이 되는 Side-wall을 형성하기 위하여 PECVD법에 의한 SiOx 박막을 증착하고, 건식식각법을 이용하여 SiOx side-wall을 형성하였다. 이 공정을 이용하여 소오스 저항이 낮고 임계전압의 균일도가 우수한 고성능의 self-aligned gate MESFET을 제작하였다. 3inch GaAs 기판상에 이온주입법에 의한 채널 형성, d.c. 스퍼터링법에 의한 WNx 증착, PECVD법에 의한 SiOx 증착, MERIE(Magnetic Enhanced Reactive Ion Etcing)에 의한 Side-wall 형성, LDD(Lightly Doped Drain)와 N+ 이온주입, 그리고 RTA(Rapid Thermal Annealing)를 사용하여 활성화 공정을 수행하였다. 채널은 40keV, 4312/cm2로, LDD는 50keV, 8e12/cm2로 이온주입하였고, 4000A의 SiOx를 증착한 후 2500A의 Side-wall을 형성하였다. 옴익 접촉은 AuGe/Ni/Au 합금을 이용하였고, 소자의 최종 Passivation은 SiNx 박막을 이용하였다. 제작된 소자의 전기적 특성은 hp4145B parameter analyzer를 이용한 전압-전류 측정을 통하여 평가하였다. Side-wall 형성은 0.3$\mu\textrm{m}$ 이상의 패턴크기에서 수직으로 잘 형성되었고, 본 연궁에서는 게이트 길이가 0.5$\mu\textrm{m}$인 MESFET을 제작하였다. d.c. 특성 측정 결과 Vds=2.0V에서 임계전압은 -0.78V, 트랜스컨덕턴스는 354mS/mm, 그리고 포화전류는 171mA/mm로 평가되었다. 특히 본 연구에서 개발된 트랜지스터의 게이트 전압 변화에 따른 균일한 트랜스 컨덕턴스의 특성은 RF 소자로 사용할 때 마이크로 웨이브의 왜곡특성을 없애주기 때문에 균일한 신호의 전달을 가능하게 한다. 0.5$\mu\textrm{m}$$\times$100$\mu\textrm{m}$ 게이트 MESFET을 이용한 S-parameter 측정과 Curve fitting 으로부터 차단주파수 fT는 40GHz 이상으로 평가되었고, 특히 균일한 트랜스컨덕턴스의 경향과 함께 차단주파수 역시 게이트 바이어스, 즉 소오스-드레스인 전류의 변화에 따라 균일한 값을 보였다. 본 연구에서 개발된 Side-wall 공정은 게이트 길이가 0.3$\mu\textrm{m}$까지 작은 경우에도 사용가능하며, WNx self-align gate MEESFET은 낮은 소오스저항, 균일한 임계전압 특성, 그리고 높고 균일한 트랜스 컨덕턴스 특성으로 HHP(Hend-Held Phone) 및 PCS(Personal communication System)와 같은 이동 통신용 단말기의 MMICs(Monolithic Microwave Integrates Circuits)의 제작에 활용될 것으로 기대된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.309.1-309.1
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• 2014

III-N계 기반의 광 반도체는 직접 천이형 넓은 밴드갭 구조를 갖고 있기 때문에 자외선에서 가시광을 포함한 적외선까지 포함한 폭 넓은 발광이 가능하여 조명 및 디스플레이 관련 차세대 광원으로 많은 관심을 받고 있다. 하지만 p형 GaN의 경우, 상온에서 도펀트로 사용되는 마그네슘(Mg)이 수소(H)와 결합하여 보상 효과를 나타내기 때문에 높은 정공농도를 갖기에 어려움이 있다고 알려져 있다. 따라서, 대부분의 연구 그룹에서는 GaN계 LED 소자를 성장 후 rapid thermal annealing 공정이 요구되고 있고, 최근에는 박막 성장 후 반응로 내에서 자체적으로 열처리를 진행하고 있는 실정이다. 하지만, 열처리 조건은 LED 소자의 발광특성에 큰 영향을 주기 때문에 본 연구에서는 반응로에서 열처리가 된 LED 샘플에 대해 추가적인 열처리 공정의 유무에 따른 GaN계 LED소자의 광학적 및 전기적 특성에 대해 알아보고자 하였다. 금속유기화학증착법을 이용하여 c-면 사파이어 기판에 저온 GaN 완충층 및 $2.0{\mu}m$두께의 GaN 박막을 성장한 후, $3.0{\mu}m$두께의 n-형 GaN에피층과 InGaN/GaN 5주기의 양자우물구조를 형성하고 $0.1{\mu}m$두께의 p형 GaN층을 성장하였다. P-형 GaN층 성장 후 온도를 내리면서 $750^{\circ}C$, N2 분위기에서 5분간 Mg 활성화를 위한 열처리를 반응로에서 in-situ로 진행하였다. 그 후 급속열처리 장비에 장입하여 $650^{\circ}C$, N2 분위기에서 5분간 추가적인 열처리를 진행하여 추가 열처리 유무에 따른 LED소자의 특성을 분석하였다. 추가적인 열처리 유무에 따른 LED소자의 레이저 여기에 의한 포토루미네선스 스펙트럼과 전계발광 스펙트럼을 조사한 바, 포토루미네선스 스펙트럼의 경우 추가적인 열처리를 진행하였을 경우, 이전보다 발광 세기가 감소함을 나타내었다. 이는 추가적인 열처리에 의해 InGaN/GaN 활성층이 손상되었기 때문이라고 추측된다. 그러나 전계발광 스펙트럼에서는 활성층이 손상되었음에도 불구하고 전계 발광세기가 3배 가량 증가한 것을 확인할 수 있었다. 또한, 20 mA 인가 시 4.2 V 에서 3.7 V로 전압이 감소하였다. 상기 결과로 미루어 볼 때 열처리에 의한 InGaN/GaN 활성층 손상에도 불구하고 광 세기가 크게 증가한 것은 금속유기화학증착장치의 in-situ 열처리에 의한 Mg가 충분히 활성화되지 못하였고, 추가적인 열처리에 의하여 p형 GaN에서 Mg-H 복합체의 분리로 인한 Mg 활성화가 더욱더 효과적으로 이루어졌기 때문이라고 추측된다.

• Journal of the Korean Vacuum Society
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• v.17 no.2
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• pp.130-137
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• 2008

$La_{0.7}Sr_{0.3}MnO_3$ films were deposited on $SiO_2$/Si and Si substrates annealed at $350^{\circ}C$ by rf magnetron sputtering. The oxygen gas flow rates were varied as 0, 40, and 80 sccm. Without post annealing process, $La_{0.7}Sr_{0.3}MnO_3$ thin films on $SiO_2$/Si and Si substrates were polycrystalline with (100), (110), and (200) growth planes. The grain size of $La_{0.7}Sr_{0.3}MnO_3$ thin films was increased with increasing oxygen gas flow rate. The sheet resistance of $La_{0.7}Sr_{0.3}MnO_3$ thin films was decreased with oxygen flow rate due to the increased grain size which induced a reduction of grain boundary. TCR (temperature coefficient of resistance) values of $La_{0.7}Sr_{0.3}MnO_3$ thin films were obtained from -2.0% to -2.2%.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.179-179
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• 1998

실리콘 집적회로 제조시 sub-micron 의 contact 형성 공정은 질연막 형성 후 이의 식각 및 세정, c contact 실리사이드, 획산방지막, 배선 금속층의 형성 과정올 거치게 된다. 본 연구팀에서는 C.F야f2 헬리 콘 플라즈마훌 이용한 고선택비 contact 산화막 식각공정시 형성된 잔류막충과 오염 손상올 관찰하고 산소 플라즈마 처리와 후속 열처리에 따른 이들의 제거 정도를 관찰하여 이에 대한 결과를 발표하였다. 본 연구메서는 식각 및 후처리에 따라 잔류하는 잔류막과 손상층이 후속 공정인 contact 실리사이드 형 섬에 미치는 영향올 관찰하였다. C C.F바f2 웰리콘 풀라즈마률 이용한 식각시 공정 변수로는 수소가스 첨가, bias voltage 와 과식각 시간 의 효과를 관찰하였으며 다른 조건은 일정하게 하였다 .. Contact 실리사이드로는 Ti, Co-싫리사이드를 선 택하였으며 Piranha cleaning, 산소 플라즈마 처리, 산소 풀라즈마+600 'C annealing으로 각각 후처리된 시 편을 후처리하지 않은 시펀돌과 함께 실리사이드 형성용‘시펀으로 이용하였다 각각 일정 조건에서 동 일 두께의 실리사이드훌 형성시킨 후 4-point probe룰 이용하여 면저황올 측정하였다 후처리하지 않은 시편의 경무 실리사이드 형성은 아주 시펀의 일부분에서만 형성되었으며 후속 세정 및 얼처리훌 황에 따라 실리사이드의 면저항은 감소하여 식각 과정을 거치지 않은 깨끗한 실리콘 웨이퍼위에 실리사이드 를 형성시킨 값(control 값)에 접근하였다. 실리사이드의 면저항값은 식각시 노훌된 실리콘 표면 위에 형 성된 손상충보다는 잔류막에 큰 영향을 받았으며 수소 가스가 첨가된 식각 가스로 식각한 시편으로 형 성한 실리사이드의 면저항값이 손상이 상대적으로 적은 것으로 관찰된 수소훌 첨가하지 않은 식각 가 스로 식각한 시펀 위에 형성된 실리사이드의 면저황에 비해 낮은 값을 나타내었다. 실리사이드의 전기적 륙성에 미치는 손상층의 영향올 좀더 면밀히 관찰하고자 bare 실리콘 wafer 에 잔류막이 거의 없이 손상층을 유발시키는 식각 조건들 (100% HBr, 100%H2, 100%Ar, Cl싸fz)에 대하여 실 리콘 식각을 수행한 후 Co-실리사이드률 형성하여 이의 면저황을 측정한 걸과 100% Ar 가스로 식각된 시편을 이용하여 형성한 실리사이드의 면저항은 control 에 기까운 면저항값올 지니고 따라서 손상층이 실리사이드 형섬메 미치는 영향은 크지 않음을 알 수 있었다. 이상의 연구 결과훌 통해 손상층이 실리사이드의 형성이나 전기적 톡섬에 미치는 영황은 잔류막층 에 의한 영향보다 적다는 것을 알 수 았으며 잔류막층의 두께보다는 성분이나 걸합상태, 특히 식각 및 후처리 후 잔류하는 탄소 싱분과 C-Si 결함에 큰 영향올 받는 것올 알 수 있었다.

• Journal of the Korean Vacuum Society
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• v.22 no.2
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• pp.98-104
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• 2013

$VO_2$ is an attractive thermochromic material, in which its electrical and optical properties can be switched by the structural phase-transition about $68^{\circ}C$. Recently, graphene is also a rising material which is researched as a transparent electrode because of its superior electrical and optical characteristics. In this respect, we try to fabricate the hybridized films using $VO_2$ and graphene on transparent sapphire substrate and then we investigate a structure and characterize an optical property for the samples as a function of temperature. According to the result of IR-transmittance analysis of $VO_2$ films as a function of temperature, the graphene-supported sapphire substrates are better about 10% than the bare sapphire substrates. The mean phase transition temperatures are also decreased as the number of graphene-layers increased and the hysteresis of phase transitions are narrowed.

• Journal of the Korean Vacuum Society
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• v.1 no.1
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• pp.67-72
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• 1992

The growth of Ti on Si(111)-$7{\times}7$ and the formation of epitaxial C54 $TiSi_2$ were investigated by using reflection high energy electron diffraction(RHEED) and high resolution transmission electron microscopy(HRTEM). Polycrystalline Ti layer is grown on the amorphous Ti-Si interlayer which is formed at the Ti/Si interface by Ti deposition on Si(111)-$7{\times}7$ at room temperature (RT). HRTEM lattice image and transmission electron diffraction(TED) showed that epitaxial C54 $TiSi_2$ grown on Si substrate with 160 ML of Ti on Si(111)-$7{\times}7$ surface at RT, followed by annealing at $750^{\circ}C$ for 10 min in UHV. Thin single crystal Si overlayer with [111] direction is grown on $TiSi_2$ surface when $TiSi_2$/Si(111) is annealed at ${\sim}900^{\circ}C$ in UHV, which was confirmed by Si(111)-$7{\times}7$ superstructure.