• 정보학연구
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• 제2권2호
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• pp.235-250
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• 1999

디지털 VLSI 소자 테스트는 소자 규격서에 정의 된 파라메터들을 최악의 환경 상태에서 소자가 설계된 기능들이 모두 동작하는 지를 보증하는 것이다. 통신용 VLSI 소자의 고집적화에 따른 제품의 신뢰성을 향상하는 것이 VLSI 소자 테스트에서 중요한 고려사항이 된다. 통신용 소자의 신뢰성 향상을 위해서 테스트 파라메터들이 증가되고 테스트 시간이 늘어난다. 데스트 종류는 크게 펑션 데스트, DC 파라메터 테스트 및 AC 파라메터 테스트로 나눌 수 있다 소자의 특성과 신뢰성을 분석하는 기존의 데스트 항목들 중에는 핀간 단락 또는 핀간 누설저항을 테스트하는 항목들이 없다. 본 논문은 핀간 현상을 모델링하고 현재의 DC 파라메터 테스트 방법을 수정하고 새로운 핀간 DC 파라메터들을 테스트하는 방법을 제안한다. 실제로 제품 테스트를 통해 테스트 방법의 수정과 추가에 따른 제품 테스트의 신뢰성 향상을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권3_4호
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• pp.160-169
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• 2004

IC 집적기술이 고도로 발달하면서 출현한 SOC(System On a Chip)는 미리 설계된 코어를 재 사용하는 모듈러 기법을 회로 설계 과정에 도입시켰고, 따라서 테스트 설계에도 모듈러 기법이 도입되었다. 이러한 SOC 테스트에 소요되는 비용의 최소화를 위해서는, SOC 테스트 구조의 핵심 구성요소인 코어 테스트 wrapper의 테스트 시간과 테스트 면적을 동시에 최적화시킬 수 있는 설계 기법이 필요하다. 본 논문에서는 최소 비용의 SOC 테스트를 위한 효율적인 코어 테스트 Wrapper 설계 기법을 제안한다. 본 논문에서 제안하는 기법은 기존의 기법들이 각기 가지고 있는 장점들을 하나로 취합하고 더욱 발전시킴으로써 필드에서 실재적으로 사용될 수 있는 효율적인 코어 테스트 wrapper 설계 기법이다.

• 대한전자공학회논문지
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• 제21권3호
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• pp.26-33
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• 1984

논문에서는 종래의 LSSD에 사용한 쉬프트 레지스터 래치를 개선한 새로운 LSI/VLSI 논리설계방식을 제안한다. 이 설계방식을 사용함으로써 테스트 패턴의 생성이 용이해지고 고장검출률이 향상된다. 또한 여기서 제안한 병렬 쉬프트 레지스터 래치를 테스트가 용이한 PLA의 설계에 적용한다. 이 경우에 테스트 패턴의 수가 감소되고 LSSD를 사용한 종래의 PLA에서 귀환입력에 변가되는decoder가 제거된다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.63-71
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• 2003

IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.292-301
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 한국정보처리학회논문지
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• 제2권3호
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• pp.425-432
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• 1995

본 논문에서는 VLSI 회로망의 데스트 패턴 생성에 적합한 범용 자동 데스트 패턴 생성기(UATPG)의 설계 및 구현 기법을 기술하고자 한다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 설계 환경을 제공하는데 초점을 맞추어 구현되었다. 테스트 패턴 생성시에 함수적 게이트의 신호선 논리값확인 및 고장효과전달을 효과적 으로 수행하기 위하여 경험적인 기법을 고안하여 적용하였다. 또한, 테스트 용이화 설계(design for testability)에 사용되는 기억소자(flip-flop)가 의사 입출력으로 이 용되어 VLSI 회로망의 시험성을 한층 높여 주었다. 그 결과, UATPG는 사용의 용이성과 성능면에서 좋은 성과를 보여주었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1671-1674
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• 2005

PCI 2.2 마스터 디바이스가 타겟 디바이스로부터 데이터를 읽어 오고자 할 때 타겟 장치는 내부적으로 데이터를 준비해야 함으로 인해 PCI 버스가 데이터 전송 없이 점유되는 상황이 발생한다. 이를 위해 PCI 2.2 사양에서는 지연전송을 제안하여 전송 효율을 향상시켰지만 이 역시 타겟 디바이스가 얼마의 데이터를 미리 준비 해둘지를 알 수 없어 인해 버스 사용 및 데이터 전송 효율을 떨어뜨리는 원인을 제공한다. 본 논문에서는 먼저 이를 해결하기 위한 새로운 방법을 제안한다. 그리고 이 방법을 지원하는 PCI 타겟 컨트롤러와 로컬 디바이스를 설계하였다. 설계되어진 PCI 타겟 컨트롤러는 PCI 2.2를 전혀 모르는 사용자도 쉽게 PCI 인터페이스를 지원할 수 있도록 한 프로토콜 변환기로 사용될 수 있다. PCI 타겟 컨트롤러와 로컬 디바이스는 먼저 행위 모델로 설계하였으며 또한 이들을 검증하기 위한 테스트벤치를 설계 하였다. 이를 통해 제안되어진 방법의 성능을 측정하였으며 후에 다시 실제 하드웨어로 설계하였다. 설계되어진 하드웨어를 효과적으로 검증하기 위해 참조모델, 랜덤발생기, 비교엔진으로 구성된 랜덤 테스트 환경을 제안하였다. 이 검증 환경에서 수행된 결과를 비교함으로써 일반적인 테스트 벡터에서 발견하기 어려운 에러들을 발견할 수 있었다.

• 전자공학회지
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• 제22권12호
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• pp.105-115
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• 1995

• 전자공학회지
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• 제11권5호
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• pp.31-41
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• 1984