• 전자통신동향분석
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• 제5권4호
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• pp.134-144
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• 1990

칩의 다품종소량생산 경향과 대규모화 영향에 비례하여, 칩 전체 설계공정 중에서 자동화문제에 가장 민감한 레이아웃 설계에 있어서도 복잡도 및 난이도가 증가하고 있다. 따라서 레이아웃 설계에서는 다루어야 할 대량의 설계 데이터를 고속, 효율적으로 관리 처리하기 위한 고도의 자동설계기법이 절실히 요구되고 있는 실정이다. 본고에서는 이러한 칩 개발과제를 배경으로 하여 먼저 VLSI의 레이아웃 설계의 개요를 고찰하고, 설계에 있어서의 주 문제인 배치 및 배선에 대한 기본적인 설계기법, 각기법의 차이점, 그리고 연구현황에 대하여 기술하고 있다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.124-130
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• 1990

본 논문에서는 LSI/VLSI 레이아웃 설계 자동화를 위한 새로운 레이아웃 설계언어 HAN-LALA를 제안한다. HAN-LALA는 C언어를 확장하여 사용함으로써 레이아웃 기술이 용이하고 preprocessor없이 컴파일되므로 디버깅이 쉽고 설계 시간이 단축된다. 기술 독립적인 레이아웃 설계를 가능하게 하기 위하여 설계 규칙과 공정기술을 독립된 모듈로 구성한다. 또한 관련된 오브젝트들을 그룹으로 정의하여 그룹간 배치를 행하고, river routing, 금지 영역을 고려하여 배선 등의 다양한 배선 모듈을 제공하여 세부적인 레이아웃 기술이 없어도 오류 없는 설계가 가능하다.

• 융합신호처리학회논문지
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• 제4권4호
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• pp.81-86
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 툴을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 스위치박스 배선은 VLSI 설계 과정중의 하나로, 채널 배선과는 다르게 4면에 존재하는 같은 네트에 속하는 터미널들을 배선하는 문제이며, 모든 터미널들을 완전히 연결을 해야 하는 문제이다. 본 논문에서는 스위치박스 배선 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 기존의 스위치박스 배선 알고리즘과 비교, 분석한 결과 거의 대부분의 문제들에서 배선 길이와 비아수 측면에서 더 좋은 결과를 얻을 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (상)
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• pp.433-436
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• 2002

VLSI 칩 설계는 매우 복잡한 공정이기 때문에 여러 단계, 즉 크게 분류하여 구조 설계, 논리 설계, 물리 설계 등의 과정을 거쳐 완성하게 된다. 그리고 각 단계에서는 그 단계에서 사용될 수 있는 소프트웨어의 도움을 받게 되며, 이런 소프트웨어의 도움 없이는 오늘날의 고밀도 칩 설계는 불가능하다. 각 단계에서 사용되는 소프트웨어의 주요한 기능 중 하나가 시뮬레이션 등을 통한 설계의 적합성을 테스트하는 것이라면 또 다른 주요한 기능은 설계자로 하여금 눈으로 확인하며, 변형된 설계의 일부를 눈으로 볼 수 있도록 보여주는 기능이라고 볼 수 있다. 논 본문에서는 칩 설계에서 가장 복잡한 단계라고 볼 수 있는 물리 설계 과정에 사용될 수 있는 Viewer를 설계하고 구현하여 제안한 Viewer를 통하여 회로의 정보를 보여 주며, 또한 상이한 레이아웃을 비교할 수 있도록 도와 준다. 설계된 Viewer 는 비록 초기버전이지만 물리 설계 단계에서 매우 중요한 정보, 예를 들어 critical net, 상이한 배치 등을 눈으로 확인하게 도와줌으로써 물리 설계에 관계된 다른 소프트웨어의 성능 개선을 유도할 수 있으며 또 실제 칩 설계 현장에서 바로 사용될 수 있기 때문에 실용성이 매우 높다.

• 대한전자공학회논문지
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• 제21권5호
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• pp.61-66
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• 1984

C 언어로 만든 VLSI 레이아웃 언어를 사용하여 CMOS PLA를 설계한다. PLA cell의 library를 만들고 Protector 회로의 제어논리로 사용되는 PLA를 NCR 설계법칙을 이용하여 설계하고 레이아웃 프로그램을 만든다. 관련되는 프로그램 기법을 논의하고 레이아웃을 display할 수 있도록 한다.

• 전자공학회지
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• 제10권4호
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• pp.16-21
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• 1983

• 융합신호처리학회논문지
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• 제4권1호
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• pp.64-70
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 들을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 채널 배선은 VLSI 설계 과정중의 하나로, 글로벌 배선을 수행한 후 각 배선 영역에 할당된 네트들을 트랙에 할당하여 구체적인 네트들의 위치를 결정하는 문제이며, 네트들이 할당된 트랙의 수를 최소화하는 문제이다. 본 논문에서는 4-레이어 채널 배선 문제를 해결하기 위한 네트리스트 분할 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 시뮬레이티드 어닐링 알고리즘과 비교, 분석한 결과 최적, 최악 및 평균비용 측면에서 더 좋은 결과를 얻을 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.25-27
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• 2001

설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual property)의 표준화와 더불어 레이아웃 자동 이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐피시터를 표현함으로써, 반도체 지적소유권의 한 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 크게 하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다. 지면상의 연유로, 참고1에서는 기능 설명을, 본 논문은 알고리즘의 구현에 관한 설명을 중점적으로 기술한다.

• 전자공학회논문지A
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• 제29A권1호
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• pp.48-59
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• 1992

This paper presents the design of a layout processing system that performs circuit and symbolic extraction from hierarchical designs containing arbitrarily shaped layout. The system is flexible enough to deal with various technologies, MOS or bipolar, by providing extraction rules in the form of technology files. In this paper, new efficient algorithms for trapezoidal decomposition of polygon and symbolic path extraction using trapezoidal template are proposed for symbolic extraction. Circuit and symbolic extractor is developed as an integrated design environment of SOLID system.

• 한국컴퓨터정보학회논문지
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• 제3권4호
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• pp.63-69
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• 1998

전력분배 네트워크의 면적 최적화는 VLSI 시스템의 레이아웃 디자인에 중요한 문제이다. 본 논문에서는 전압 하강과 전기 이동 제약을 만족하는 전력분배 네트의 최소 면적을 디자인 하기위해 문제를 해결하는 새로운 방법을 제안한다. 전력 네트 디자인에 대한두가지의 새로운 greedy heuristics을 제안했는데 하나는 bottorm-up 트리 구조와 다른 하나는 top-down 분리 분할 기법을 기본으로 한 것이다.