Algorithms of the Yield Driven VLSI Layout Migration Software

반도체 자동이식 알고리즘에 관한 연구

설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual property)의 표준화와 더불어 레이아웃 자동 이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐피시터를 표현함으로써, 반도체 지적소유권의 한 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 크게 하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다. 지면상의 연유로, 참고1에서는 기능 설명을, 본 논문은 알고리즘의 구현에 관한 설명을 중점적으로 기술한다.