• 대한전자공학회논문지SD
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• 제39권4호
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• pp.72-83
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• 2002

본 논문에서는 공급 전압을 순수하게 소프트웨어적으로 제어함으로서, 하드웨어 구현이 간단하고 전력 소모를 효과적으로 줄이며 복잡한 인터페이스 회로가 필요 없는 새로운 저전력 VLSI 시스템 아키텍처를 제안하였다. 제안된 아키텍처는 클록 주파수-공급 전압 특성을 순수하게 소프트웨어적으로만 모델링하고, 시스템상의 여러 칩들에 대해서 각각 독립적으로 공급 전압을 제어하고, 주 클록 주파수 f/sub CLK/의 1/n인 f/sub CLK/, f/sub CLK/2, f/sub CLK/3...만을 클록 주파수로 허용하였다. 또한, 제안된 저전력 VLSI 시스템 아키텍처의 프로토타입 시스템을 제작하고 전력 소모를 측정하였다. 프로토타입 시스템은 기존의 상용 마이크로프로세서 평가 보드를 약간 수정하여 레벨 쉬프터와 전안 스위치와 같은 간단한 개별 소자만을 덧붙여서 제작되었으며, 0.58W이던 전력 소모가 0.12W로 감소함을 확인할 수 있었다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.220-227
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• 2002

프랙탈 영상압축의 고속처리를 위한 일차원 VLSI 어레이를 설계하였다. 기존의 제안된 일차원 VLSI 어레이에서 중첩되는 이웃의 정의역블럭의 데이터들을 재사용하므로서 전체 연산에 필요한 데이터의 총입력 횟수를 감소시키고, 이로 인한 전체 처리시간을 줄였다. 어레이로 입력되는 데이터의존관계를 고려하여, 입력순서가 적절히 조정되었으며, 이에 따라 처리요소들을 설계하였다. 몇몇 처리요소에는 데이터의 저장 및 경로설정을 위한 레지스터와 멀티플렉서들이 추가되었다. 따라서 영상의 크기가 N이고 블럭의 크기가 B인 경우, 이 설계는 적은 하드웨어를 추가하여 기존의 어레이보다 처리속도가 (N-4B)/4(N-B)배 향상되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.395-404
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• 2016

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.

• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1994년도 제11회 음성통신 및 신호처리 워크샵 논문집 (SCAS 11권 1호)
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• pp.399-402
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• 1994

본 논문에서는 국내에서 개발된 신경망 VLSI 인 URAN에 대하여 살펴보고 URAN을 이요한 DAM성 인식 시스템의 설계에 관해 기술한다. 시뮬레이션을 통해 낮은 정밀도의 입출력 및 연결강도, 선형 출력함수를 가지는 뉴런을 사용하는 신경망 음성 인식 시스템의 성능을 분석하고 잡음 환경에서 낮은 정밀도를 사용한 신경망의 성능 저하 정도를 검토한다.

• 대한전자공학회논문지
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• 제25권8호
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• pp.998-1009
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• 1988

A Hierarchical Circuit Extract Algotithm, which efficiently extract circuits from VLSI mask pattern information, is programmed. Quad-tree is used as a data structure which includes various CIF circuit elements and instances. This system is composed of CIF input routine, Quad-tree making routine, Transistor finding routine and Connection list making routine. This circuit extractor can extract circuit with hierarchical structure of circuit. This system is designed using YACC and LEX. By programming this algorithm with C language and adopting to various circuits, the effectiveness of this algorithm is showed.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.975-978
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• 1999

The transmission line effects of IC interconnects have a substantial effect on a hish-speed VLSI circuit performance. The effective transmission lime parameters are changed with the increase of the operation frequency because of the skin of the skin effect, proximity effect, and silicon substrate. A new signal delay estimation methodology based on the RLC-distributed circuit model is presented ［2］. The methodology is demonstrated by using SPICE simulation and a high-frequency experiment technique.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(4)
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• pp.417-420
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• 2002

In this paper, we propose a VLSI architecture for computation of the SVM(Support Vector Machine) that has become established as a powerful technique for solving a variety of classification, regression, and so on. When we compare the proposed systolic arrays with the conventional method, our architecture exhibits a lot of advantages in terms of latency and throughput rate.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.419-420
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• 2000

This paper describes the innovation of VLSI design methodology in the coming decade. Technology trend of VLSI fabrication is surveyed first. Then the so-called “design crisis” is analyzed. Finally, possible design methodology to overcome the design crisis is discussed.

• 전자통신동향분석
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• 제9권1호
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• pp.75-80
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• 1994

신경회로망을 아날로그 VLSI로 구현하는 것은 디지털 구현방법에 비하여 집적도와 신호처리 속도의 장점이 있는 반면에 아날로그 신호의 저장 방법, 시냅스를 구현한 곱셈기의 비선형성, 동작영역, zero offset, noise, gain의 변동등의 문제가 존재한다. 여기서는, 이러한 문제들이 신경회로망을 구현한 아날로그 회로에서 어떤 형태로 나타나는지 알아보았다. 위와 같은 비이상적 요인들이 신경회로망의 성능에 미치는 영향이 파악되면 보다 더 신뢰성을 갖는 신경회로망 chip을 설계/제작할 수 있을 것이다.