• 대한전자공학회논문지SD
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• 제37권11호
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• pp.74-84
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• 2000

본 논문은 TMS320C30과 호환되는 DSP(Digital Signal Processor)를 설계하고 구현하는 과정을 다룬다. 구조 설계를 위하여 DSP의 파이프라인 사이클마다 일어나는 일을 정의하기 위한 CBS(Cycle Based Simulator)를 구현하였다. CBS는 특정 명령어가 수행되기 위한 기능블럭의 동작, 제어신호 값, 각종 레지스터 값, 메모리 값 내부 버스의 값들을 제공해 주기 때문에 VHDL 코딩시의 중요한 레퍼런스가 된다. 논리 설계는 VHDL을 사용하였다. 설계된 DSP 검증을 위하여 논리 시뮬레이션 및 하드우ㅔ어 에뮬레이션을 하였다. 설계된 DSP는 0.6${\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 칩 복잡도는 45만 게이트이며 칩 크기는 $9{\times}9mm^2$이고 동작 속도는 20 MIPS이다. 제작된 칩을 이용하여 114종 명령에서 109개의 명령어와 13종의 알고리즘을 수행시켜 정상적으로 동작하는 것을 확인하였다.

• 한국통신학회논문지
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• 제25권5B호
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• pp.966-973
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• 2000

본 논문에서는 회로크기와 계산시간에서 효율적인 Reed-Solomon(RS) 복호기의 새로운 구조를 제안한다. 제안한 구조는 다음과 같이 두 가지 특징을 가진다. 첫째, 두 개의 유클리드 셀을 순환구조로 하였으며, 이는 유클리드 블록을 완전 파이프라인으로 설계하는 경우에 비해 회로의 크기가 1/8정도로 감소되었다. 둘째, 2개의 순환구조 유클리드 블록은 기준주파수의 2배로 동작할 수 있어 연산시간이 감소되었다. 본 논문에서는 C언어와 Matlab을 이용하역 각각의 알고리즘을 검증하고, VHDL로 설계하여 FPGA로 동작을 검증한다.

• 한국사이버테러정보전학회:학술대회논문집
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• 한국사이버테러정보전학회 2004년도 제1회 춘계학술발표대회
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• pp.59-64
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• 2004

본 논문에서는 SEED와 Triple-DES 알고리즘을 구현하는 통합 대칭키 암호칩을 설계하고 구현하였다. 시스템 설계 기술 언어인 VHDL(VHSIC Hardware Description Language)로 설계하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 자일링스(Xilinx)사의 Virtex-E XCV2000E BG560을 대상으로 설계하였으며 Xilinx Foundation Series 3.li을 이용하여 기능 시뮬레이션과 타이밍 시뮬레이션을 통해 FPGA 구현 시 데이터의 암호화 복호화 결과를 확인하였다.

• 한국통신학회논문지
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• 제27권8C호
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• pp.812-818
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• 2002

반도체 기술과 멀티기디어 통신기술이 발달하면서 고품위의 영상과 다중 채널의 오디오에 관심을 갖게되었다. 특히 DVD 시장의 급성장으로 인하여 고품질의 영상 및 오디오 필요성이 중요한 기술로 대두되었다. MPEG-Audio 표준안은 어떠한 비트율도 지원한다. 본 논문에서는 MPEG-Audio의 핵심부분인 필터부분을 DALUT (Distributed Arithmetic Look-Up Table)방식을 사용하여 FPGA(Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT를 사용하였으며 최소 10㎒에서 최대 30㎒ 사이에서 동작한다. 본 논문의 설계는 모두 VHDL로 구현하였으며, 알고리즘 검증은 C언어를 사용하였다. VHDL의 시뮬레이션은 ALDEC사의 Active-HDL5.1과 Synopsys사의 vhdlsim을 사용하였고, 합성은 Synopsys사의 design-analyzer를 사용하였다. 타겟 라이브러리는 XILINX사의 XC4010E, XC4020EX, XC4052XL을 사용하였으며, P＆R 툴은 XACT Ml.4를 사용하였다.

• 전자공학회논문지A
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• 제33A권6호
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• pp.220-229
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• 1996

We presetn sytem-level simulation methodology as well as environment setup established for CDMA digtial cellular mobile station in an effort to verify CDMA modem ASIC design. To make the system-level simulation feasible, behavioral modeling of a microcontroller was first carried out with VHDL. In addition, models written in C language were also developed to provide ASIC with realistic input data. Finally, the netlist of CDMA modem ASIC was loaded on the a hardware accelerator, which was interfaced with VHDL simulator, and ismulation was performed by excuting the actual CDMA call processing software. Simulation resutls thus obtained were confirmed by comparing them with the emulation resutls from the actual system constructed on hardware modeler. these methods were proved to be effective in both discovering in advance malfunctions when embedded in the system or design errors of ASIC and reducing simulation time by a factor of as much as 20 in case of simulation at gate-level.

• 인터넷정보학회논문지
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• 제7권1호
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• pp.49-57
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• 2006

본 논문에서는 128-bit 블록암호인 SEED 알고리즘을 하드웨어로 구현하는데 있어서 면적을 줄이고 연산속도를 증가시키는 회로구조에 대하여 논하였고 설계결과를 기술하였다. 연산속도를 증가시키기 위해 pipelined systolic array 구조를 사용하였으며, 입출력회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다. 이 회로는 10 MHz 클럭을 사용하여 최대 320 Mbps의 암호화속도를 달성할 수 있다. 회로설계는 VHDL 코딩방식으로 수행하였으며, 50,000 gates 급의 FPGA에 구현하였다.

• 한국정보처리학회논문지
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• 제1권1호
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• pp.99-104
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• 1994

본 논문은 LSI의 물리적 레이아웃 설계시 다량의 패턴 데이타를 고속으로 처리할 수 있는 새로운 2차원 병렬처리 방법을 제안한고 메모리와 프로세서간에 데이타를 양방향으로 고속 전송 하는 스위칭 네트워크를 설계하였다.이스위칭 네트워크를 VHDL 설계 시스템을 이용하여 시뮬레이션하여 그 동작을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 B
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• pp.1071-1073
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• 2000

The use of HDL(Hardware Description Language) is now central to the ASIC(Application Specific Integrated Circuit). HDL-based ASIC can simplify the process of development and has a competition in market because it reduce the consuming time for the design of IC(Integrated circuit) in system level. Therefore, the development of power electronics system on chip (SOC), to design microcontroller and switching logic as one chip, is required extremely for the purpose of having reliability and low cost in power electronics which is based on switching elements. The major application of SOC is variable converter, active filter inverter for induction motor. UPS and power supply with a view to reducing electro-magnetic pollution.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.35-35
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• 2001

디지털 통신시스템의 오류정정을 위한 길쌈부호의 대표적인 복호방식인 비터비 복호기는 사용되는 시스템의 사양에 따라서 그리고 복호기의 복호 아키텍처에 따라서 다양한 방식으로 설계할 수 있다. 본 논문에서는 이러한 다양한 설계방법들 중에서 가장 효율적인 복호기의 설계구조를 결정해서 자동으로 원하는 사양에 맞는 비터비 복호기의 VHDL 모델을 생성해내는 자동생성기를 제시한다. 자동생성된 VHDL 모델을 이용하면 설계 초기단계에서 필요한 시간을 단축시킬 수 있다. 자동생성기는 설계영역 내에서 복호기의 설계크기와 복호속도를 비교해서 여러 가지 설계 아키텍처들 중에서 가장 최적인 것으로 판단되는 설계사양을 결정할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.924-927
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• 2003

In this paper, we design the memory tester chip set playing an important role in the memory tester as central parts. Memory tester has the sixteen inner instructions to control the test sequence and the address and data signals to DUT. These instructions are saved in memory with each chip such as sequence chip and address/data generator chip. Sequence chip controls the test sequence according to instructions saved in the memory. And Generator chip generates the address and data signals according to instructions saved in the memory, too.