• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
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• pp.442-444
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• 2003

본 논문에서는 IEEE 802.113 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩 과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.11a WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터 리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.197-199
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• 2002

The invention of VHDL(Very High Speed Integrated Circuit Hardware Description Language), Technical language of Hardware, is a kind of turning point in digital circuit designing, which is being more and more complicated and integrated. Because of its excellency in expression ability of hardware, VHDL is not only used in designing Hardware but also in simulation for verification, and in exchange and conservation, composition of the data of designs, and in many other ways. Especially, It is very important that VHDL is a Technical language of Hardware standardized by IEEE, intenational body with an authority. The biggest problem in modern circuit designing can be pointed out in two way. One is a problem how to process the rapidly being complicated circuit complexity. The other is minimizing the period of designing and manufacturing to survive in a cutthroat competition. To promote the use of VHDL, more than a simple use of simulation by VHDL, it is requested to use VHDL in composing logical circuit with chip manufacturing. And, by developing the quality of designing technique, it can contribute for development in domestic industry related to ASIC designing. In this paper in designing SMPS(Switching mode power supply), programming PWM by VHDL, it can print static voltage by the variable load, connect computer to chip with byteblaster, and download in Max(EPM7064SLCS4 - 5)chip of ALTER. To achieve this, it is supposed to use VHDL in modeling, simulating, compositing logic and product of the FPGA chip. Despite its limit in size and operating speed caused by the specific property of FPGA chip, it can be said that this method should be introduced more aggressively because of its prompt realization after designing.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2013년도 춘계학술대회 논문집
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• pp.349-350
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• 2013

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.758-761
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• 2004

This paper proposes a design and implementation of multiplierless digital PID (Proportional-Integral-Derivative) controller using FPGA (Field Programmable Gate Array) for controlling the speed of DC motor in digital system. The multiplierless PID structure is based on Distributed Arithmetic (DA). The DA is an efficient way to compute an inner product using partial products, each can be obtained by using look-up table. The PID controller is designed using MATLAB program to generate a set of coefficients associated with a desired controller characteristics. The controller coefficients are then included in VHDL (Very high speed integrated circuit Hardware Description Language) that implements the PID controller onto FPGA. MATLAB program is used to activate the PID controller, calculate and plot the time response of the control system. In addition, the hardware implementation uses VHDL and synthesis using FLEX10K Altera FPGA as target technology and use MAX+plusII program for overall development. Results in design are shown the speed performance and used area of FPGA. Finally, the experimental results can be shown when compared with the simulation results from MATLAB.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2914-2922
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• 1997

산업분야의 공장자동화와 자동 측정장비의 다중 프로세서 환경의 시스템 성능을 향상시키는 표준버스가 필요하다. VME 버스는 이러한 명세에 적합하지만, 소규모 패키지와 보드의 낮은 집적성 사양을 가지고 있다. 더욱이 보드와 반도체 집적성은 개발시간, 연구비용, 현장진단에 영향을 주는 중요한 문제로 대두되어 있다. 이러한 추세에 맞추어, 본 논문에서는 VME 버스와 제어기 모듈 사이의 주기능인 중재, 인터럽트, 인터페이스를 Revision C.1(IEEE std. P1014-1987)의 통합환경으로 구성하고, 설계된 VME 시스템 제어기를 Slot 1에 장착할 수 있도록 FPGA 상에 구현한다. 제어 및 기능 모듈의 동작은 VHDL의 mid-fixed 방식으로 코딩을 하고 검증하였다. 실험을 통하여 VME 시스템 제어기의 가장 중요한 동작인 버스 타이머의 버스 에러 신호가 $56{\mu}m$ 이내에 발생된 것과, 제어모듈과 기능모듈의 정확한 상호 동작도 확인하였다. 그러므로 구축된 VHDL 라이브러리는 VME 버스 기반시스템과 ASIC 설 계 에 응용할 수가 있다．

• 정보보호학회논문지
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• 제11권3호
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• pp.23-32
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• 2001

LILI-128 스트림 암호는 클럭 조절형 스트림 암호방식이며, 이러한 구조는 동기식 논리회로 구현시 속도가 저하되 는 단점이 있다. 즉, 클럭 조절형인 LFSRd는 외부 클럭보다 1~4 배 높은 클럭을 요구하기 때문에 동일한 시스템 클 럭 하에서는 데이터 전송속도에 따른 시스템 성능이 저하된다. 본 논문에서는 귀환/이동에 있어서 랜덤한 4개의 연결 경로를 갖는 4-비트 병렬 LFSRd를 제안하였다. 그리고 ALTERA 사의 FPGA 소자(EPF10K20RC240-3)를 선정하여 그래 픽/VHDL 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며, 50MHz 시스템 클럭에서 안정적인 50Mbps (즉, 45 Mbps 수준인 T3급 이상, 설계회로의 최대 지연 시간이 20ns 이하인 조건) 출력 수열이 발생될 수 있음을 확인하였다. 마지막으로, FPGA/VHDL 설계회로를 Lucent ASIC 소자 (LV160C, 0.13$\mu\textrm{m}$ CMOS & 1.5v technology)로 설계 변환 및 타이밍 시뮬레이션한 결과 최대 지연시간이 1.8ns 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다.

• 한국콘텐츠학회논문지
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• 제4권4호
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• pp.179-187
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• 2004

본 논문에서는 AMBA기반의 LCD 컨트롤러를 설계하였다. 일반적으로 LCD를 사용한 디스플레이 시스템은 고속의 데이터 액세스를 위하여 독자적인 버스 구조를 채택하고 있다. 제안한 컨트롤러는 AMBA의 데이터 포맷을 준수하며, 내부에 이미지 보간을 위한 이미지 스케일러를 내장하고 있다. 이미지 보간에는 수평방향으로 FOI(First Order Interpolation) 보간 알고리즘을 이용하고 수직 방향으로 H-형 PMED(H-Shape Pseudomedian)필터를 이용하였다. 본 컨트롤러의 모든 회로는 VHDL을 이용하여 설계하고, Xilinx FPGA를 이용하여 테스트 보드를 만들어 구현하여 LCD 패널에 직접 데이터를 출력함으로써 검증하였다.

• 한국지능시스템학회논문지
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• 제11권8호
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• pp.764-770
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• 2001

본 논문에서는 대용량의 퍼지 데이터를 고속으로 전송 및 추론하기 위해 새로운 PCI 버스 기반 병렬 퍼지 시스템을 제안한다. 많은 퍼지 데이터의 고속전송을 위해 PCI 9050 인터페이스를 사용하고, 병렬 퍼지 추론 시스템을 위한 병렬 퍼지 모듈들을 FPGA로 설계하여 PCI 타겟 코어로서 병렬로 동작하게 한다. 여기서 소속함수들의 각 요소와 전건부 또는 후건부부분의 병렬화을 고려하여 제안된 시스템을 VHDL을 사용하여 설계 및 구현하였다. 제안된 시스템은 실시간에 고속의 퍼지추론을 요하는 시스템 또는 대용량 인공위성 영상 데이터의 패턴 인식 등과 같이 다수의 전건부, 후건부의 변수를 갖는 시스템에 활용될 수 있다.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.633-637
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• 2005

본 연구에서 제안한 유한체 나눗셈기는 기존에 존재하는 알고리즘을 개선하여 병렬 처리가 가능하도록 개선하였고, 이를 위하여 n bit look-up table 참조 방식을 도입하여 division당 2m/n cycle의 연산 처리량을 가질 때, n의 증가에 따른 회로 면적의 증가, 동작 주파수의 감소가 적어지게 된다. 이에 따라, 높은 연산 처리량과 적은 회로 면적이라는 두 가지 목표를 모두 달성할 수 있는 나눗셈기의 구현이 가능해졌다. 이를 바탕으로, Reed-Solomon Code와 ECC (Elliptic Curve Cryptography) 암호화 알고리즘 등, 통신의 오류 정정 부호 분야와 암호화 분야에서 자주 응용되는 Galois Field에서의 나눗셈 연산을 수행하는 $GF(2^m)$ 나눗셈기를 VHDL을 이용하여 설계하고 FPGA에 구현하여 기능을 검증하였다. 제안된 나눗셈기는 m=4, n=2의 경우에 대해 설계, 검증을 수행하였다. 회로의 구현은 Altera의 10만 게이트 급 FPGA EP20K30ETC144-1 Chip을 이용하여 77Mhz의 최대 동작 주파수상에서의 동작을 검증하였다.