• 방송공학회논문지
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• 제2권1호
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• pp.8-15
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• 1997

본 논문에서는 하나의 TMS320C31 Digital Signal Processor (DSP)를 사용하여 실시간으로 동작하는 Motion Picture Experts Group-1 (MPEG-1) 오디오 인코더 시스템을 구현하였다. 우선 MPEG-1 Audio Layer-2 및 심리음향모델-1 관련 기본 알고리듬을 C-언어로 구현하여 기본 동작을 확인하였다. 그리고 전체실행 시간을 줄이기 위하여, 이를 다시 Texas Instruments (Tl) 어셈블리어로 작성하였다. 마지막으로, MPEG-1 오디오 인코더 시스템을 위한 실제 DSP 하드웨어 회로 보드를 설계, 제작하였다. Analog-to-Digital Converter (ADC) 제어, 입출력 제어, 그리고 DSP 보드에서 PC로의 비트열 전송과 같은 주변 모듈들은 Very High Speed Hardware Description Language (VHDL)을 사용하여 Field Programmable Gate Array (FPGA)로 구현하였다. 제작된 시스템은 48 KHz로 샘플링 되는 스테레오 오디오 신호를 실시간으로 처리하여 192 kbps 비트율로 부호화된 비트열을 출력시킨다. 다양한 형태의 스테레오 오디오 신호를 통해, 제작된 오디오 인코더 시스템의 실시간 동작과 양질의 오디오 신호가 복원됨을 확인하였다.

• 한국통신학회논문지
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• 제31권8C호
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• pp.763-770
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• 2006

본 논문에서는 소실 복호 기능을 갖는 가변형 Reed-Solomon(RS) 복호기가 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 설계되었다. 복호기의 가변성은 원시 RS(255, 239, 8) 부호와는 다른 RS(124, 108, 8) 부호를 기반으로 단축과 펑처링을 통해 구현된다. 이렇게 하므로써 복호 시간을 단축시켰다. 복호기는 4단계 파이프라인 구조를 갖으며, 파이프라인의 각 단계는 서로 다른 클럭으로 동작할 수 있도록 설계하였다. 따라서 MEA 블록에 고속 클럭을 사용하므로써 복호기의 복잡도 및 복호 지연을 단축할 수 있으며, 버스트 및 연속 모드의 복호를 모두 지원한다. 설계된 복호기는 VHDL로 구현하고 FPGA에 합성하였으며, 3,717개의 로직 셀과 2,048 비트의 메모리가 사용되었다. 설계된 복호기는 최고 33MByte/sec의 데이터를 복호 할 수 있다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.206-211
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• 2005

본 논문에서는 블루투스 기저대역에 적용하기 위한 상관기와 액세스 코드 생성모듈의 설계에 대해 다룬다. 상관기와 액세스 코드 생성 모듈은 블루투스 유닛 사이의 연결설정과 패킷판별, 클록 동기화를 수행한다. 상관기 모듈은 1Mb/s 전송속도를 가지는 입력신호에 대해 슬라이딩 윈도우 상관을 취하여 유용한 패킷판별과 클록 동기화를 행하며, 그 구성은 Wallace tree 구조의 CSA(Carry Save Adder)와 임계 값 판별기로 구성된다. 액세스 코드 생성모듈은 블루투스 표준안에서 제시한 4단계의 생성과정에 따라 설계하였으며 BCH(Bose-Chadhuri-Hocquenghem)순회 부호기(cyclic code)와 제어장치로 구성된다. 의사 랜덤 시퀀스는 동기화 문제를 해결하기 위해 임의의 저장장치에 저장된 형태로 사용하였다. 본 논문에서 제시한 상관기와 액세스 코드 생성모듈은 하드웨어 묘사언어인 VHDL로 설계되었으며 시뮬레이션 및 테스트를 위해 Xilinx FPGA를 사용하여 검증하였다. 설계된 회로의 합성결과는 치대 4.689ns의 임계지연과 최대 7-bit까지의 상관허용 오차를 보여준다.

• 한국ITS학회 논문지
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• 제10권4호
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• pp.78-85
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• 2011

차량 통신 환경에서 운전자가 돌발 상황에 미리 대비하여 교통사고를 예방하기 위해서는 교통사고 정보, 응급상황 정보, 차량 및 도로 상태 정보를 실시간으로 정확하게 다른 차량 및 기지국으로 전달하여야 한다. 본 논문에서는, 기존의 경쟁 기반 싱글 채널 동작 환경에서 충돌로 인한 송 수신 지연 및 통신 실패가 발생 수 있기 때문에 멀티 채널 동작에 적합한 Multi-Channel MAC (MCM) 기술에 대하여 설명한다. 차량 간 통신 및 차량과 기지국 간 통신 시 다양한 서비스를 수용하면서도 끊김없는 안전 서비스 제공을 위한 WAVE 표준 기반의 MAC 기술이 필요하다. 본 논문에서 소개하는 WAVE 표준 기반 MCM은 C 언어 기반 Real Time Operating System에 구현된 MAC 소프트웨어와 FPGA에 VHDL로 구현된 MAC 하드웨어로 구성된다. 구현 된 MCM의 QoS 보장 및 성능 검증은 기존 싱글 채널 동작과 비교하여 수행하였다.

• 한국지능시스템학회논문지
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• 제19권1호
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• pp.145-151
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• 2009

유비쿼터스 네트워크의 실현을 위한 4세대 통신방식의 유력한 후보로 부상하는 OFDM (Orthogonal Frequency Division Multiplexing) 통신방식이 육상에서 주목받고 있으며, 고속 데이터 전송을 위한 Wireless LAN의 표준기술로 확정되어 있다. 해상통신의 경우에서도 OFDM 통신방식은 VHF 대역을 이용한 데이터 전송방식으로 제안되고 있으며 ITU (International Telecommunication Union)는 해상통신에서 32-point FFT (Fast Fourier Transform)를 사용하도록 권고하고 있다. 해상 통신에서는 해양사고 및 조난 시에도 통신이 이루어져야 하는 한계상황을 고려하면 OFDM 통신시스템의 중요 디바이스인 FFT는 저전력으로 동작되어야 한다. 따라서 본 논문에서는 OFDM 방식의 중요 디바이스인 32-point FFT를 저전력으로 동작시키기 위해 radix-2와 radix-4를 이용하여 저전력 32-point FFT 알고리즘을 제안한다. 최적화된 설계로 32-point FFT를 저전력 동작이 가능하도록 설계하였으며, 제안한 알고리즘은 VHDL (VHSIC hardware description language)로 구현하고 FPGA (field-programmable gate array) Spartan3 board에 장착하여 Matlab의 이론값과 비교, 검증하였다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.66-76
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• 2000

본 논문은 가요반주기의 OSD(On Screen Display)에 필요한 영상· 자막처리 ASIC의 설계에 관한 내용을 기술한다. 기존의 자막처리는 범용 DSP를 이용하여 소프트웨어적으로 처리되었으나, 본 논문에서는 하드웨어 비용을 절감할 수 있는 ASIC을 설계하였다. 설계된 자막처리 ASIC의 주요기능은 외부로부터 명령코드와 함께 영상 및 자막 데이터를 받아 여러 영상효과를 가하여 화면으로 출력하는 것이다. 전체적인 설계는 Compass tool에서 schematic으로 설계되었고 부분적으로 VHDL로 코딩하였다. 설계된 ASIC은 로직 시뮬레이션을 통하여 일차적으로 검증한 후, FPGA를 이용하여 실제 시스템에 응용하여 최종 점검을 하였다. 칩은 0.8㎛ CMOS 공정을 활용하여 제작하였으며, 제작된 칩은 가요 반주기에서 원하는 기능을 수행하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2140-2145
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• 2008

UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

• 한국항행학회논문지
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• 제26권6호
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• pp.441-447
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• 2022

본 논문에서는 주파수 오차 및 위상 오차가 존재하는 텔레메트리 시스템에 적용하기 위한 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안한다. 텔레메트리 시스템은 분산 획득 장치들로부터 상태 정보를 계측하여 비행 상태를 분석할 수 있는 데이터를 생성하며, 각 상태 정보를 오차 없이 수집하기 위해서는 마스터와 슬레이브간의 정밀한 시각 동기가 필요하다. 이때, 마스터의 시각펄스에는 외부 및 내부 요소로 인하여 발생할 수 있는 주파수 및 위상 변화가 존재하므로 지속적으로 텔레메트리 데이터를 제공하기 위해서 정밀 시각 동기를 유지할 수 있는 방법이 반드시 필요하다. 본 논문에서는 고속 시각동기가 가능할 뿐만 아니라 넓은 범용성, 높은 시각 동기 정밀도를 갖는 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안하고 구현을 통해 타당성을 검증하였다. 이때 이론적인 성능 검증을 위하여 파이썬 기반의 시뮬레이션을 수행하였으며, 실제 텔레메트리 시스템에 적용하기 위해 FPGA 내에 VHDL 로직을 구현하여 주파수 오차 및 위상 오차에 따른 성능 평가를 수행하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권1호
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• pp.1-9
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• 2004

In this paper, we proposed a hardware(H/W) structure which can compress and recontruct the input image in real time operation and implemented it into a FPGA platform using VHDL(VHSIC Hardware Description Language). All the image processing element to process both compression and reconstruction in a FPGA were considered each of them was mapped into a H/W with the efficient structure for FPGA. We used the DWT(discrete wavelet transform) which transforms the data from spatial domain to the frequency domain, because use considered the motion JPEG2000 as the application. The implemented H/W is separated to both the data path part and the control part. The data path part consisted of the image processing blocks and the data processing blocks. The image processing blocks consisted of the DWT Kernel for the filtering by DWT, Quantizer/Huffman Encoder, Inverse Adder/Buffer for adding the low frequency coefficient to the high frequency one in the inverse DWT operation, and Huffman Decoder. Also there existed the interface blocks for communicating with the external application environments and the timing blocks for buffering between the internal blocks. The global operations of the designed H/W are the image compression and the reconstruction, and it is operated by the unit or a field synchronized with the A/D converter. The implemented H/W used the 54％(12943) LAB(Logic Array Block) and 9％(28352) ESB(Embedded System Block) in the APEX20KC EP20K600CB652-7 FPGA chip of ALTERA, and stably operated in the 70MHz clock frequency. So we verified the real time operation. that is. processing 60 fields/sec(30 frames/sec).

• 전자공학회논문지A
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• 제33A권7호
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• pp.269-277
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• 1996

This paper has been presented a design of a POCSAG decoder in RT-level VHDL and implemented in a FPGA chip, and tested. In a single clock of 76.8KHz, the decoder receives all the data of the rate of 512/1200/2400bps and has maximum 2-own frames for service enhancement. To improve decoder performance, the decoder uses a preamble detection cosidering 9% frequency tolerance, a SCW detction and a ICW detection at each 4 bit. The decoder also corrects a address data and a message data up to 2 bits and proposes the PF (preamble frequency) error for saving battery. The decoder increases a battery life owing to turn off RF circuits when the preamble signal is detected with nises. The chip has been designed in RT-level VHdL, synthesized into logic gates using power view$^{TM}$ of viewlogic software. The chip has been implemented in an ALTERA EPF81188GC232-3 FPGA chip with 98% usability, and fully tested in shield room and field room. The chip has been proved that the wrong detection numbers of preamble of noises are significantly reduced in the pager system using PDI 2400 through the real field test. The receiving performance is improved by 20% of aaverage, compared with other existing systems.