• Transactions on Electrical and Electronic Materials
• /
• 제8권4호
• /
• pp.174-177
• /
• 2007

We fabricated organic field-effect transistors (OFETs) based a fluorinated copper phthalocyanine ($F_{16}CuPC$) and copper phthalocyanine (CuPc) as an active layer. And we observed the surface morphology of the $F_{16}CuPC$ thin film. The $F_{16}CuPC$ thin film thickness was 40 nm, and the channel length was $50{\mu}m$, channel width was 3 mm. And we also fabricated the $F_{16}CuPc/CuPc$ double layer FET and with different $F_{16}CuPc$ film thickness devices. We observed the typical current-voltage (I-V) characteristics and capacitance-voltage (C-V) in $F_{16}CuPc$ FET and we calculated the effective mobility. From the double layer FET devices, we observed the higher drain current more than single layer FET devices.

• KIEE International Transactions on Electrophysics and Applications
• /
• 제4C권3호
• /
• pp.111-116
• /
• 2004

The Ni/SiC Schottky diode was fabricated with the $\alpha$-SiC thin film grown by the ICP-CVD method on a (111) Si wafer. $\alpha$-SiC film has been grown on a carbonized Si layer in which the Si surface was chemically converted to a very thin SiC layer achieved using an ICP-CVD method at $700^{\circ}C$. To reduce defects between the Si and $\alpha$-SiC, the surface of the Si wafer was slightly carbonized. The film characteristics of $\alpha$-SiC were investigated by employing TEM (Transmission Electron Microscopy) and FT-IR (Fourier Transform Infrared Spectroscopy). Sputterd Ni thin film was used as the anode metal. The boundary status of the Ni/SiC contact was investigated by AES (Auger Electron Spectroscopy) as a function of the annealing temperature. It is shown that the ohmic contact could be acquired beyond a 100$0^{\circ}C$ annealing temperature. The forward voltage drop at 100A/cm was I.0V. The breakdown voltage of the Ni/$\alpha$-SiC Schottky diode was 545 V, which is five times larger than the ideal breakdown voltage of the silicon device. As well, the dependence of barrier height on temperature was observed. The barrier height from C- V characteristics was higher than those from I-V.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 C
• /
• pp.938-940
• /
• 1999

We have fabricated SiC Schottky diode for high temperature applications. SiC thin film for drift region has been deposited by ICP-CVD. In order to establish metallization conditions, we have extracted the device parameters of the Schottky diode from the forward I-V characteristics and the C-V characteristics as a function of temperature. The ideality factor was varied from 2.07 to 1.15 and the barrier height was also varied from 1.26eV to 1.92eV with increase of temperature. The reverse blocking voltage was 183 V.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.649-652
• /
• 1998

본 논문에서는 MICROTEC〔3,4〕시뮬레이터를 이용하여 소트키 다이오드를 형성하고 금속-반도체 쇼트키 접촉에서 턴 온 전압과 항복 전압을 관찰하였다. 또한 여러 가지 쇼트키 장벽 높이를 가지는 금속을 사용하여 동일한 디바이스에서 이들 금속-반도체 접촉에 전압을 인가했을 때, 순 방향에서 턴 온 특성을 관찰하여 턴 온 전압과 역 방향에서의 항복 현상을 관찰하여 항복 전압을 확인하였다. 사용된 금속은 Au(0.8V), Mo(0.68V), Pt(0.9V), Ti(0.5V) 이며 반도체는 실리콘 n/n 구조가 형성되었다. 쇼트키 다이오드는 대 전력용 보다는 높은 속도의 스위칭 디바이스에 주로 응용되고 있으며 장벽의 높이가 높을수록 뚜렷한 정류 특성을 나타내어 순 방향 바이어스에서 빠른 턴 온 특성이 예상되는데 시뮬레이션 결과 또한 잘 일치하였다. 그리고 다이오드의 I-V 특성을 관찰하기 위해 역 방향 바이어스에서의 항복 전압을 관찰하였는데 쇼트키 장벽이 높을수록 낮은 항복 전압이 나타났다. 또한 디바이스 공정에서 epitaxial과 열처리 공정 후의 2차원적인 농도 분포를 나타내었다.

• 한국세라믹학회지
• /
• 제22권3호
• /
• pp.19-24
• /
• 1985

The phtoelectrochemical porperties of $Nb_2O_5$, $Sb_2O_3$ and $V_2O_5$ doped and pure $SrTiO_3$ ceramic electodes were investigated. Shapes of I-V and I-λ characteristics of the pure $SrTiO_3$ ceramic electrode are similar to those of SrTiO3 single crystal electorde ; the anodic current strats at -0.9V (vs. Ag/AgCI) in 1 N-NaOH aqueous solution and the photoresponse appears at a wavelength of about 390nm and the quantum efficiency is about 3.5% at wavelength of 390nm under 0.5V vs. Ag/AgCl. Photocurrents of $Nb_2O_5$, $Sb_2O_3$ and $V_2O_5$ doped electrodes and $V_2O_5$ doped ceramic electrode appears at wavelength of 390nm and 500nm respectively.

• 대한전자공학회논문지
• /
• 제20권1호
• /
• pp.45-49
• /
• 1983

Metal/insulator/n epi-layer/p+구조의 CID(controlled inversion device)를 제조하였다. I-V 특성 곡선에서 ON상태와 OFF상태사이에 부성저항(negative resistance)영역이 나타났다. CID를 제조하기 위해서 행한 산화층 형성 과정에서 600℃에서 5분간 산화시킨 소자의 스위칭 및 홀딩 전압은 각각 5.0V와 2.5V였다. 그리고 입사된 광에 의해서 스위칭 전압은 감소하였으나 홀딩 전압은 변하지 않았다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1993년도 하계학술대회 논문집 B
• /
• pp.636-639
• /
• 1993

This paper is discribed the results of insulation characteristic tests that are DC leakage current, test, tan${\delta}$ test, AC breakdown test and observation of tree in the used 6.6kV CV cables. In the correlation of these tests, the tan${\delta}$ test stands for the main deterioration factor of cable insulation.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.284-287
• /
• 2017

본 연구에서는 3차원 소자 시뮬레이션을 통하여 단일 게이트 피드백 전계효과 트랜지스터의 전기적 특성과 채널 길이에 따른 메모리 윈도우 특성 변화를 확인하였다. 소자의 채널 길이는 50 nm에서 100 nm까지 변화시켜가며 시뮬레이션을 수행하였다. 시뮬레이션 결과 0에 가까운 문턱전압이하 기울기(< 1 mV/dec)와 ${\sim}1.27{\times}10^{10}$의 $I_{on}/I_{off}$ 비율을 얻었다. 또한 메모리 윈도우를 확인한 결과 채널 길이 50 nm의 소자는 0.31 V의 메모리 윈도우가 생성되었으나 채널 길이 100 nm의 소자는 메모리 윈도우가 생성되지 않았다.

• 한국산학기술학회논문지
• /
• 제12권2호
• /
• pp.847-851
• /
• 2011

태양광 발전 시스템은 친환경성을 바탕으로 설치용량이 증가하고 있으며 효율 개선을 위한 연구가 활발하다. 고 효율 시스템 설계를 위해서는 태양전지 패널의 출력특성을 정확히 파악하는 것이 중요하다. 태양전지 패널은 단일 다이오드 모델로 물리적 특성을 표현할 수 있으나, 정확한 파라미터를 얻는 것은 여러 단계의 측정과 수치해석 등의 복잡한 과정을 거쳐야 한다. 본 논문에서는 패널 제조사의 데이터 시트에 제공되는 태양전지 패널의 I-V 특성곡선을 기반으로 패널의 단일 다이오드 모델의 특성 파라미터를 추출하는 방법을 제시하였다. 제시한 방법의 검증을 위하여, Simulink의 Solar Cell 블록에 추출한 파라미터를 입력하여 출력을 측정하고, 데이터 시트와 오차를 계산하였다.

• ETRI Journal
• /
• 제37권1호
• /
• pp.97-106
• /
• 2015

In this paper, MOS-triggered silicon-controlled rectifier (SCR)-based electrostatic discharge (ESD) protection circuits for mobile application in 3.3 V I/O and SCR-based ESD protection circuits with floating N+/P+ diffusion regions for inverter and light-emitting diode driver applications in 20 V power clamps were designed. The breakdown voltage is induced by a grounded-gate NMOS (ggNMOS) in the MOS-triggered SCR-based ESD protection circuit for 3.3 V I/O. This lowers the breakdown voltage of the SCR by providing a trigger current to the P-well of the SCR. However, the operation resistance is increased compared to SCR, because additional diffusion regions increase the overall resistance of the protection circuit. To overcome this problem, the number of ggNMOS fingers was increased. The ESD protection circuit for the power clamp application at 20 V had a breakdown voltage of 23 V; the product of a high holding voltage by the N+/P+ floating diffusion region. The trigger voltage was improved by the partial insertion of a P-body to narrow the gap between the trigger and holding voltages. The ESD protection circuits for low- and high-voltage applications were designed using $0.18{\mu}m$ Bipolar-CMOS-DMOS technology, with $100{\mu}m$ width. Electrical characteristics and robustness are analyzed by a transmission line pulse measurement and an ESD pulse generator (ESS-6008).