• ETRI Journal
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• 제29권4호
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• pp.421-429
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• 2007

This paper presents a direct-conversion CMOS transceiver for fully digital DS-UWB systems. The transceiver includes all of the radio building blocks, such as a T/R switch, a low noise amplifier, an I/Q demodulator, a low pass filter, a variable gain amplifier as a receiver, the same receiver blocks as a transmitter including a phase-locked loop (PLL), and a voltage controlled oscillator (VCO). A single-ended-to-differential converter is implemented in the down-conversion mixer and a differential-to-single-ended converter is implemented in the driver amplifier stage. The chip is fabricated on a 9.0 $mm^2$ die using standard 0.18 ${\mu}m$ CMOS technology and a 64-pin MicroLead Frame package. Experimental results show the total current consumption is 143 mA including the PLL and VCO. The chip has a 3.5 dB receiver gain flatness at the 660 MHz bandwidth. These results indicate that the architecture and circuits are adaptable to the implementation of a wideband, low-power, and high-speed wireless personal area network.

• 한국전자파학회논문지
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• 제19권3호
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• pp.358-365
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• 2008

본 논문에서는 CMOS 0.18 um 공정을 이용하여 UWB(Ultra Wide Band) 시스템의 낮은 대역 $3.1{\sim}4.8GHz$에서 사용할 수 있는 단일 입력-차동 출력 이득 제어 저잡음 증폭기를 설계하였다. 측정 결과는 높은 이득 모드에서 차동 출력 전력 이득은 각각 $14.1{\sim}15.8dB,\;13.3{\sim}15dB$로, 입력 반사 계수는 -10dB 이하로, lIIP3는 -19.3dBm, 잡음 지수는 $4.85{\sim}5.09dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 19.8 mW를 사용하였다. 낮은 이득 모드에서 차동 출력 전력 이득은 각각 $-6.1{\sim}-4.2dB,\;-7.6{\sim}-5.6dB$로, 입력 반사 계수는 -10dB 이하로, IIP3는 -1.45 dBm, 잡음 지수는 $8.8{\sim}10.3dB$로 측정되었으며, 이때 전원 전압 1.8V에서 사용 전력은 5.4mW를 사용하였다.

• 한국전자파학회논문지
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• 제17권6호
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• pp.597-604
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• 2006

[ $3.1{\sim}5.15$ ] GHz 대역의 광대역 저잡음 증폭기를 새로운 입력 매칭 방식과 귀환회로 방식으로 구현하였다. 제안된 광대역 증폭기는 $0.18{\mu}m$ RF CMOS 공정을 사용하여 제작하였다. 측정된 값은 잡음지수가 $3.4{\sim}3.9$ dB, 전력 이득은 $12.8{\sim}14$ dB, 입력 매칭은 -9.4이고 입럭 IP3는 -1 dBm이고, 소비 전력은 14.5 mW이다.