• 한국재료학회:학술대회논문집
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• 한국재료학회 1994년도 춘계 학술발표 강연 및 논문 개요집
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• pp.108-108
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• 1994

• 한국재료학회:학술대회논문집
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• 한국재료학회 2002년도 추계학술발표강연 및 논문개요집
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• pp.66-66
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• 2002

• 한국진공학회:학술대회논문집
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• 한국진공학회 1996년도 제11회 학술발표회 논문개요집
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• pp.74-74
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• 1996

• ETRI Journal
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• 제10권2호
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• pp.70-88
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• 1988

반도체 소자가 계속 축소되어 ULSI 시대를 맞이함에 따라 얇은 절연막의 필요성이 대두되었고, 따라서 고신뢰도를 갖는 절연박막 개발과 그 절연막에 대한 평가 기술개발에 많은 관심이 집중되었다. 본고에서는 최근 연구되고 있는 절연박막의 종류와 그 특성, 절연막 평가 방법에 대해 고찰하였다.

• 한국세라믹학회:학술대회논문집
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• 한국세라믹학회 2003년도 추계총회 및 연구발표회 초록집
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• pp.206.1-206
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• 2003

• 한국전자현미경학회:학술대회논문집
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• 한국현미경학회 2002년도 제33차 춘계학술대회
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• pp.73-75
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• 2002

• Bulletin of the Korean Chemical Society
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• 제15권11호
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• pp.1005-1010
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• 1994

• 전자통신동향분석
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• 제5권1호
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• pp.55-70
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• 1990

SIMOX SOI is known to be one of the most useful technologies for fabrications of new generation ULSI devices. This paper describes the current status of SIMOX SOI technology for ULSI applications. The SIMOX wafer is vertically composed of buried oxide layer and silicon epitaxial layer on top of the silicon substrate. The buried oxide layer is used for the vertical isolation of devices The oxide layer is formed by high energy ion implantation of high dose oxygen into the silicon wafer, followed by high temperature annealing. SIMOX-based CMOS fabrication is transparent to the conventional IC processing steps without well formation. Furthermore, thin film CMOX/SIMOX can overcome the technological limitations which encountered in submicron bulk-based CMOS devices, i.e., soft-error rate, subthreshold slope, threshold voltage roll-off, and hot electron degradation can be improved. SIMOX-based bipolar devices are expected to have high density which comparable to the CMOX circuits. Radiation hardness properties of SIMOX SOI extend its application fields to space and military devices, since military ICs should be operational in radiation-hardened and harsh environments. The cost of SIMOX wafer preparation is high at present, but it is expected to reduce as volume increases. Recent studies about SIMOX SOI technology have demonstrated that the performance of the SIMOX-based submicron devices is superior to the circuits using the bulk silicon.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.26-34
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• 2002

본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.121-121
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• 2000

반도체 산업의 발달에 따라 소자의 보다 빠른 동작 속도와 큰 집적도를 갖은 ULSI 구조를 얻기 위해, 새로운 금속배선 재료가 요구되고 있다. 기존의 금속 배선인 Al 및 Al 합금은 비교적 낮은 비저항과 박막형성의 용이함으로 인하여 현재까지 금속배선 재료로 사용되고 있으나, 고집적화에 따라 RC Time Delay와 Electromigration의 문제점을 들어내었다. 이러한 문제를 해결할 새로운 배선 재료로 Al보다 낮은 비저항을 가지며, electromigration 저항성을 갖는 Cu 금속배선 재료가 활발히 연구되고 있다. 본 실험에서는 (100) Si 웨이퍼를 기판으로 사용하였으며, 각층은 SiO2/Si3N4/EP Cu/Seed Cu/ TaN/SiO2/Si wafer 상태로 증착하였다. 확산방지막으로 TaN을 사용하였고, seed Cu는 sputtering 으로 증착하였으며, seed Cu 만으로 된 박막과 seed Cu + electro plating Cu로 구성된 박막을 제작하였다. 제작 완료된 박막은 N2 분위기에서 20$0^{\circ}C$ 120 min, 45$0^{\circ}C$ 60min 동안 열처리하여 Cu 박막의 조직 변화를 TEM 및 여러 분석방법을 이용하여 분석하였다. Plan-view TEM결과, 45$0^{\circ}C$, 60min 열처리함에 따라 결정립 성장이 일어난 것을 확인 할 수 있었다. 그러나, 성장후에도 twin boundary, stacking fault, dislocation, small defect 등은 여전히 남아 있음이 관찰된다. 그림 1(a)는 as-deposit 상태이며, 그림 1(b)는 45$0^{\circ}C$, 60min 열처리한 plan-view TEM 사진이다.