• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.49-54
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• 2008

유한체 연산 기반의 암호시스템에서 곱셈 연산은 가장 주된 연산부로 구성된다. 또한 곱셈기 설계 환경의 자원이 제약적인 경우 비트-직렬 구조가 많이 고려된다. 본 논문은 기존의 비트-직렬 곱셈기에 비하여 작은 시간 복잡도를 가지는 삼항 기약 다항식 기반의 유한체 고속 비트-직렬 곱셈기를 제안한다. 제안하는 두 가지 타입의 곱셈기는 기존의 곱셈기에 비하여 시간 복잡도면에서는 모두 효율적이고, Interleaved 곱셈기의 $m{\cdot}MUL+2m{\cdot}ADD$ 시간지연 보다 작은 $(m+1){\cdot}MUL+(m+1){\cdot}ADD$ 시간 지연만으로 수행이 가능하다. 따라서 확장체의 표수가 작은 타원곡선 암호 시스템, 페어링 기반의 암호시스템에서 고속 동작가능하며, 표수가 2 또는 3인 경우 기존의 곱셈기 보다 대략 2배 빠르게 동작한다.

• Journal of Communications and Networks
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• 제18권4호
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• pp.619-628
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• 2016

This paper describes a theoretical framework for rate allocation to maximize the power efficiency of overall heterogeneous wireless networks whose users are assumed to have multihoming capabilities. Therefore, the paper first presents a power consumption model considering the circuit power and radio transmission power of each wireless network. Using this model, two novel power efficient rate allocation schemes (PERAS) for multihoming services are proposed. In this paper, the convex optimization problem for maximizing the power efficiency over wireless networks is formulated and solved while guaranteeing the required quality of service (QoS). Here, both constant bit rate and variable bit rate services are considered. Furthermore, we extend our theoretical framework by considering the sleep-operation management of wireless networks. The performance results obtained from numerical analysis reveal that the two proposed schemes offer superior performance over the existing rate allocation schemes for multihoming services and guarantee the required QoS.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.921-926
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• 2003

This paper describes a new type of the spatial filter detector (SFD) with variable and multi-valued weighting function. This SFD called variable spatial filter detector with multi-valued weighting function (VSFDwMWF) uses current-mode circuits for noise resistance and high-resolution weighting values. Total weighting values consist of 7bit, 6-signal bit and 1-sign bit. We fabricate VSFDwMWF chip using Rohm 0.35${\mu}$m CMOS process. VSFDwMWF chip includes two-dimensional 10${\times}$13 photodiode array and current-mode weighting control circuit. Simulation shows the weighting values are varied and multi-valued by external switching operation. The layout of VSFDwMWF chip is shown.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.226-229
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• 1987

This paper was aimed to, using a new data structure, develop a set of algorithms to execute the output function of Digital System. These functions were represented as directed, acyclic graphs. by applying many restrictions on vertices on graph, the efficient manipulation of boolean function was accomplished. The results were as follows; 1. A canonical representation of a boolean function was created by the reduction algorithm. 2. The operation of two functions was accomplished using t he apply algorithm, according to the binary operator. 3. The arguments having 1 as the value nf function were enumerated using the satisfy algorithm. 4. Composing TTL 74181 4-bit ALU and 74182 look-ahead carry generator, the ALU having 4-bit and 16-bit as word size was implemented.

• ETRI Journal
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• 제41권6호
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• pp.863-872
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• 2019

Elliptic curve cryptography is a relatively lightweight public-key cryptography method for key generation and digital signature verification. Some lightweight curves (eg, Curve25519 and Curve Ed448) have been adopted by upcoming Transport Layer Security 1.3 (TLS 1.3) to replace the standardized NIST curves. However, the efficient implementation of Curve Ed448 on Internet of Things (IoT) devices remains underexplored. This study is focused on the optimization of the Curve Ed448 implementation on low-end IoT processors (ie, 8-bit AVR and 16-bit MSP processors). In particular, the three-level and two-level subtractive Karatsuba algorithms are adopted for multi-precision multiplication on AVR and MSP processors, respectively, and two-level Karatsuba routines are employed for multi-precision squaring. For modular reduction and finite field inversion, fast reduction and Fermat-based inversion operations are used to mitigate side-channel vulnerabilities. The scalar multiplication operation using the Montgomery ladder algorithm requires only 103 and 73 M clock cycles on AVR and MSP processors.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.1-6
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• 2008

이진수 시스템에서는 하드웨어 구현, 연산속도 등에 따라 음수와 양수를 나타내는 여러 가지 수 표현법이 있다. 그 중에서 한 비트로 부호를 정하고 나머지 비트들로 절대값을 표현하는 부호화-절대값 표현법은 간단하고 부호비트를 변환 시키는 것만으로 음수를 구할 수 있다. 그러나 부호화-절대값 표현법에서 실제 계산은 연산과 연산자들의 부호에 따른 절대값 비교를 필요로 한다. 간단한 구조에서 두 부호화-절대값 수의 덧셈, 뺄셈 연산기는 비교기와 선택적인 보수기, 덧셈기로 구성된다. 본 논문에서는 명시적인 비교기 사용 없이 두 수의 차이를 구할 수 있는 회로를 설계하고 이 회로를 이용하여 두 부호화-절대값으로 표현되는 수의 덧셈/뺄셈을 수행하는 가/감산기 설계하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 추계학술대회 논문집 학회본부A
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• pp.156-158
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• 1998

This paper presents parallel operation of two 3-phase PWM converters whose Power and control schemes can be directly applied to a large capacity system. This paper describes power circuit, dc voltage regulation, input power factor correction and balancing load control of two converters. Switching device Is IGBT and CPU of control is 32-bit floating point DSP for real time instantaneous control. Simulations and experimental results for 20kw model conform the validity of proposed schemes.

• 한국멀티미디어학회논문지
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• 제5권4호
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• pp.393-398
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• 2002

기존의 MPEG-1 오디오 부호화 방식 이 사용하는 비트 할당 알고리듬은 비트 할당이 종료될 때까지 최소의 MNR을 갖는 서브밴드를 탐색하는 과정을 반복적으로 수행한다. 따라서 비트 할당을 수행하는데 필요한 전체 계산량의 상당 부분을 서브밴드 탐색 과정이 차지한다. 본 논문에서는 서브 밴드 탐색을 좀 더 효율적으로 수행 할 수 있는 방안을 제 시 하고, 기존의 방식과 음질과 계산량 측면에서 비교하고자 한다. EBU(Europe Broadcasting Union)가 제공하는 음질 평가용 CD에 수록되어 있는 팝 음악 신호를 사용하여 실험한 결과, 128 kbps의 비트율로 오디오를 압축하는 계층 2 알고리듬 환경에서, 제안한 방식이 필요로 하는 계산량은 ［1］의 방식이 필요로 하는 계산량의 42% 정도이며, MNR로 측정한 두 방식간의 음질 차이는 0.2 ㏈ 정도로 별 차이가 없음을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제25권9호
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• pp.1158-1165
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• 2021

본 논문은 메모리의 사이즈를 줄이기 위해 Pooling Layer가 MAC에 통합된 구조의 최적화된 CNN가속기를 설계하는 것을 제안한다. 메모리와 데이터 전달 회로의 최소화를 위해 MNIST를 이용하여 학습된 32bit 부동소수점 가중치 값을 8bit로 양자화하여 사용하였다. 가속기칩 크기의 최소화를 위해 MNIST용 CNN 모델을 1개의 Convolutional layer, 4*4 Max Pooling, 두 개의 Fully connected layer로 축소하였고 모든 연산에는근사화 덧셈기와 곱셈기가 들어간 특수 MAC을 사용한다. Convolution 연산과 동시에 Pooling이 동작하도록 설계하여 내장 메모리를 94% 만큼 축소하였으며, pooling 연산의 지연 시간을 단축했다. 제안된 구조로 MNIST CNN 가속기칩을 TSMC 65nm GP 공정으로 설계한 결과 기존 연구결과의 절반 크기인 0.8mm x 0.9mm = 0.72mm²의 초소형 가속기 설계 결과를 도출하였다. 제안된 CNN 가속기칩의 테스트 결과 94%의 높은 정확도를 확인하였으며, 100MHz 클럭 사용시 MNIST 이미지당 77us의 빠른 처리 시간을 획득하였다.