• 대한전자공학회논문지SD
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• 제46권5호
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• pp.32-38
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• 2009

FFT(Fast Fourier Transform) 프로세서는 OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 사용된다. 근래에는 광대역과 이동성에 대한 요구가 높아짐에 따라 큰 포인트를 가지는 FFT 프로세서의 연구가 필요하다. FFT 포인트 수가 증가할수록 회전인자가 저장된 메모리가 차지하는 면적은 증가한다. 본 논문에서는 Radix-2, $2^2,\;2^3,\;2^4$ 알고리즘의 회전인자 인덱스 생성 방법을 제안한다. 제안한 회전인자 인덱스 생성기(Twiddle Factor Index Generator : TFIG)는 간단하게 카운터와 양수곱셈기로만 구성된다. 각각의 R2SDF(Radix-2 Single-Path Delay Feedback), $R2^2SDF,\;R2^3SDF,\;R2^4SDF$ 1024포인트 FFT 프로세서에 ROM 크기를 1/8N로 줄인 회전인자 계수 생성기(Twiddle Factor Coefficient Generator : TFCG)를 설계하여 제안한 알고리즘을 검증하였다. $R2^4SDF$의 TFCG 경우 면적, 전력에서 각 57.9%, 57.5%정도의 이득을 얻었다.

• 한국정보전자통신기술학회논문지
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• 제11권3호
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• pp.270-276
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• 2018

This paper presents a low area 256-point pipelined FFT architecture, especially for IEEE 802.16a WiMAX systems. Radix-24 algorithm and single-path delay feedback (SDF) architecture are adopted in the design to reduce the complexity of twiddle factor multiplication. A new cascade canonical signed digit (CSD) complex multipliers are proposed for twiddle factor multiplication, which has lower area and less power consumption than conventional complex multipliers composed of 4 multipliers and 2 adders. Also, the proposed cascade CSD multipliers can remove look-up table for storing coefficient of twiddle factors. In hardware implementation with Cyclone 10LP FPGA, it is shown that the proposed FFT design method achieves about 62% reduction in gate count and 64% memory reduction compared with the previous schemes.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.35-41
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• 2020

FFT(fast Fourier transform) 프로세서는 통신, 영상, 생체 신호처리와 같은 다양한 응용에 폭 넓게 사용된다. 특히, 고성능 저전력 FFT 연산은 OFDM 전송방식을 사용하는 통신시스템에서는 필수적이다. 본 논문에서는 연산복잡도가 적고 하드웨어 효율이 우수한 새로운 radix-26 FFT 알고리즘을 제안한다. 7차원 인덱스 매핑을 사용하여 회전인자를 분해하고 radix-26 FFT 알고리즘을 유도한다. 제안한 알고리즘은 기존 알고리즘과 비교하여 회전인자가 간단하고 복소 곱셈 수가 적어 회전인자를 저장하는 메모리 크기를 줄일 수 있다. 한 스테이지에서 회전인자의 계수가 적을 때 복소 곱셈기 대신 복소 상수곱셈기를 사용하면 복소곱셈을 효율적으로 처리할 수 있다. 복소 상수곱셈기는 CSD(canonic signed digit)과 CSE(common subexpression elimination) 알고리즘을 사용하여 보다 효율적으로 설계할 수 있다. 제안한 radix-26 알고리즘에서 필요한 복소 상수곱셈기를 CSD와 CSE를 이용하여 효율적으로 설계하는 방법을 제안한다. 제안한 방법의 성능을 평가하기 위해 SDF(single-path delay feedback) 구조를 사용하여 256 포인트 FFT를 설계하고 FPGA로 합성한 결과, 제안한 알고리즘은 기존 알고리즘 보다 약 10% 정도 하드웨어를 적게 사용하였다.

• 디지털융복합연구
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• 제11권2호
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• pp.287-297
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• 2013

본 논문은 OFDM 시스템을 위한 효율적인 가변길이 radix-8/4/2 FFT 구조를 제안하였다. radix-8/4/2 연산을 수행하기 위해서 제안한 FFT 프로세서는 shared memory 구조를 사용하여 하드웨어가 단순하고 적은 면적을 차지한다. 메모리 사이즈를 줄이고 데이터들 간의 충돌을 피하기 위해 효율적인 In-place 메모리 엑세스 방법을 제안한다. 또한 회전인자(twiddle factor)를 위한 ROM 기반의 lookup 테이블 방식을 대신하여 적은 면적을 차지하는 회전인자 발생기를 제안한다. 제안한 FFT 프로세서는 802.11a, 802.16a, DAB, DVB-T/H 그리고 xDSL에서 요구하는 모든 FFT 샘플링 포인트인 64, 256, 512, 1024, 2048, 4096 그리고 8192 포인트의 FFT 연산을 할 수 있다.

• 전기전자학회논문지
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• 제25권4호
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• pp.697-702
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• 2021

고속 푸리에 변환(Fast Fourier Transform, FFT)은 다양한 응용처에서 널리 사용되는 주요 신호처리 블록이다. 일반적으로 1024 포인트 이상의 긴 FFT 처리의 경우 높은 SQNR(Signal-to-Quantization Ratio)를 유지하면서도 낮은 하드웨어 복잡도의 구현이 매우 중요하다. 본 논문에서는 낮은 복잡도의 FFT 알고리즘과 간단한 동적스케일링 기법을 제시한다. 이를 통해 2048 포인트 FFT연산에 대해서 널리 알려진 radix-2 알고리즘에 비해 곱셉기의 수를 절반으로 줄일 수 있으며, 또한 twiddle factor를 저장하기 위해 필요한 테이블의 크기를 radix-2 및 radix-2² 알고리즘에 비해 각각 35% 및 53%로 축소할 수 있다. 그리고 내부 데이터의 폭을 점진적으로 늘리지 않고서도 55dB 이상의 높은 SQNR을 달성하는 것을 확인하였다.

• 한국통신학회논문지
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• 제27권8B호
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• pp.787-795
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• 2002

본 논문에서 OFDM (Orthogonal Frequency-Division Multiplexing) 시스템용 2K/4K/8K-point 복소 FFT (Fast Fourier Transform) 프로세서의 구조와 그 구현방법을 제안한다. 제안하는 프로세서의 구조는 긴 길이의 DFT를 짧은 길이의 다차원 DFT로 분할하기 위하여 쿨리-투키 알고리듬에 기반 한다. 전치 메모리, 셔플 메모리, 메모리 합성 방법은 다차원 변환을 위한 메모리의 능률적 조작을 위해 사용한다. Booth 알고리듬과 CORDIC (COordinate Rotation DIgital Computer) 프로세서는 각 차원에서 트위들 팩터 곱셈을 위해 사용한다. 또한, CORDIC 프로세서에는 트위들 팩터를 저장하기 위해 필요한 ROM의 사용을 막기 위해 트위들 팩터 발생 방법을 제안한다. 전체 2K/4K/8K FFT 프로세서는 600,000 게이트를 사용하며, 1.8V, 0.18${\mu}m$ CMOS를 이용해 구현한다. 제안하는 프로세서는 8K-point FFT를 273${\mu}s$마다, 2K-point를 68.26${\mu}s$마다 수행할 수 있으며, SNR은 DVB-T의 OFDM을 위해 충분한 48dB를 넘는다.

• 한국정보전자통신기술학회논문지
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• 제11권5호
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• pp.475-480
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• 2018

In OFDM-based systems, FFT is a critical component since it occupies large area and consumes more power. In this paper, we present a low hardware-cost and low power 512-point pipelined FFT design method for OFDM applications. To reduce the number of twiddle factors and to choose simple design architecture, the radix-$2^4-2^3$ algorithm are exploited. For twiddle factor multiplication, we propose a new canonical signed digit (CSD) complex multiplier design method to minimize the hardware-cost. In hardware implementation with Intel FPGA, the proposed FFT design achieves more than about 28% reduction in gate count and 18% reduction in power consumption compared to the previous approaches.

• 대한전자공학회논문지SP
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• 제46권4호
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• pp.157-164
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• 2009

이 논문에서는 OFDM시스템에서 가장 큰 칩 면적을 차지하고 높은 전력을 요구하는 핵심 연산 블록인 FFT에 대하여 파이프라인 Radix-4 MDC 방식의 저면적 구조를 제안하였다. 나비연산기에서 Twiddle factor 복소 곱셈연산을 수행할 때, 기존의 곱셈기를 사용하지 않고 CSD형 계수의 공통패턴을 공유하여 덧셈의 수를 줄일 수 있는 Common sub-expression sharing 방식과 CORDIC 알고리즘을 사용하여 구현 면적을 감소시켰다. 제안구조는 Verilog-HDL을 통해 모델링하고 Synopsys로 논리합성한 결과 기존구조와 비교하여 복소곱셈부는 48.2%감소효과, 전체 FFT구조는 22.1%의 면적 감소효과를 달성하였다. 따라서 제안된 FFT구조는 다양한 크기의 FFT를 사용하는 OFDM용 시스템에 효율적으로 사용될 수 있는 구조임을 보였다.

• 전기전자학회논문지
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• 제8권1호
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• pp.128-135
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• 2004

본 논문에서는 sliding-DFT에 순환 구현에 기반한 위상 측정 앨고리즘을 제안하였다. 제안한 앨고리즘은 주파수 변이, 누적 잡음, 계수 근사 영향 등의 오차영향에 강인한 특성을 가지도록 설계되었다. DFT 계수의 유한 비트 근사 구현에 의한 위상 오차는 크기 오차에 비해 매우 작게 나타난다. 위상 오차의 혁신적인 감소는 근사 계수가 복소평면 상에서 4사분면상에 대칭적으로 존재함을 이용하여 얻을 수 있다. 제안한 앨고리즘을 시분할 공유 구조에 기반한 4-채널 전력선 위상 측정 시스템을 설계하고 구현하였다. 구현한 시스템의 동작은 실시간으로 host processor 시스템과 다채널 함수 발생기를 통한 test 환경에서 실험적으로 확인하였다. 제안한 앨고리즘의 위상 측정에 있어 정확한 특성과 유한비트 근사 영향에 강인한 특성은 특히, 빠른 처리 속도와 구현의 감소함이 주요 설계 고려사항인 ASIC 이나 microprocessor에 기반의 임베디드 시스템 적용에 중대한 효과를 제공할 수 있을 것이다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.257-261
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• 2008

The Digital Radio Mondiale (DRM) system is a digital broadcasting standard designed for use in the LF, MF and HF bands of the broadcasting bands below 30 MHz. The system provides both superior audio quality and improved user services / operability compared with existing AM transmissions. In this paper, we propose a variable point Prime Factor FFT design method for Digital Radio Mondiale (DRM) system. Proposed method processes a various size IFFT/FFT of Robustness Mode on DRM standard efficiently by composing Radix-Prime Factor FFT Processing Unit of form similar to Radix-4 by insertion of a variable Prime Factor Twiddle Factor and Garbage data. So, we improved limitation that cannot process 112/176/256/288 FFT of each mode of DRM system with a existent Radix Processor and increase memory size and memory access time for IFFT/FFT processing by software processing in case of implementation with a existent high speed DSP.