• 한국정보통신학회논문지
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• 제24권2호
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• pp.268-275
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• 2020

정보보안 응용에 적합한 self-timed 링 (ring) 기반 TRNG (true random number generator)의 경량 하드웨어 설계에 관해 기술한다. TRNG의 하드웨어 복잡도를 줄이기 위해 피드백 구조의 엔트로피 추출기를 제안하였으며, 이를 통해 링 스테이지 수를 최소화 하였다. 본 논문의 FSTR-TRNG는 동작 주파수와 엔트로피 추출 회로를 고려하여 링 스테이지 수가 11의 배수가 되도록 결정되었으며, 링 발진기가 등간격 모드로 진동할 수 있도록 토큰 (token)과 버블(bubble) 개수의 비를 결정하였다. FSTR-TRNG는 FPGA 디바이스에 구현하여 난수 생성 동작을 검증하였다. Spartan-6 FPGA 디바이스에 구현된 FSTR-TRNG로부터 2,000만 비트의 데이터를 추출하여 NIST SP 800-22에 규정된 통계학적 무작위성 테스트를 수행한 결과, 15개의 테스트가 모두 기준을 만족하는 것으로 확인되었다. Spartan-6 FPGA 디바이스로 합성한 FSTR-TRNG는 46 슬라이스로 구현이 되었으며, 180 nm CMOS 표준셀로 합성하는 경우에는 약 2,500 등가 게이트로 구현되었다.

• 한국산업융합학회 논문집
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• 제24권5호
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• pp.635-639
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• 2021

As times goes by, a ton of electric devices have been developing. Nowadays, there are many personal electric goods that are connected each other and have important private information such as identification, account number, passwords, and so on. As many people own at least one electric device, security of the electric devices became significant. To prevent leakage of the information, study of Chaotic TRNG, "Chaotic True Random Number Generator", protecting the information by generating random numbers that are not able to be expected, is essential. In this paper, A chaotic TRNG is introduced is simulated. The proposed Chaotic TRNG is simulated with Virtuoso &, a circuit design program of Cadence that is a software company. For simulating the mentioned Chaotic TRNG, setting values, 0V low and 3V high on Vpulse, 1.2V on V-ref, 3.3V on VDD, and 0V on VSS, are used.

• 융합보안논문지
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• 제24권2호
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• pp.123-132
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• 2024

사물 인터넷 시대를 맞아 700억대 이상의 다양한 기기들이 세계를 연결하고 있다. 초연결 시대로 다양한 기기들의 정보 보안은 중요한 기술 요소이다. 기밀성, 무결성, 인증 등 주요 보안 기능을 구현하기 위해 다양한 기기들의 실난수 발생기를 구현하는 것은 중요하다. 이 연구는 실난수 발생기의 난수성을 빠르게 측정하는 방법을 제안한다. 국제 표준을 통해 난수 발생기출력의 난수성을 측정하는 방법이 있다. 하지만, 공식적인 국제 표준은 평가를 위한 많은 시간 및 비용을 소비한다. 따라서, 실난수 발생기를 구현하는 입장에서 난수성과 예측 불가능성을 빠르게 측정하는 것은 실난수 발생기를 설계하고 구현하는 입장에서 시간과 비용에 효율성을 높여준다. 첫째, 아날로그 신호의 경우 자기 상관 및 상호 상관 측정을 통해 예측 불가능성을 빠르게 측정하는 것을 제안한다. 둘째, 디지털 신호의 경우 결합 엔트로피 및 상호 정보 측정을 통해 예측 불가능성을 더 명확히 측정하는 것을 제안한다.

• 한국정보전자통신기술학회논문지
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• 제12권6호
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• pp.619-628
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• 2019

본 논문에서는 진성난수 생성기를 위한 베타선 센서를 설계하였다. PMOS 피드백 트랜지스터의 게이트를 DC 전압으로 바이어스하는 대신 PMOS 피드백 트랜지스터에 흐르는 전류가 PVT 변동에 둔감하도록 설계된 전류 바이어스 회로를 mirroring하게 흐르도록 하므로 CSA의 signal voltage의 변동을 최소화하였다. 그리고 BGR (Bandgap Reference) 회로를 이용하여 공급된 정전류를 이용하여 신호 전압을 VCOM 전압 레벨까지 충전하므로 충전 시간의 변동을 줄여 고속 감지가 가능하도록 하였다. 0.18㎛ CMOS 공정으로 설계된 베타선 센서는 corner별 모의실험 결과 CSA 회로의 최소 신호전압과 최대 신호전압은 각각 205mV와 303mV이고, pulse shaper를 거친 출력 신호를 비교기의 VTHR (Threshold Voltage) 전압과 비교해서 발생된 펄스의 최소와 최대 폭은 각각 0.592㎲와 1.247㎲로 100kHz의 고속 감지가 가능한 결과가 나왔으며, 최대 100Kpulse/sec로 계수할 수 있도록 설계하였다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.403-411
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• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.338-347
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• 2021

본 논문에서는 DB하이텍 0.18㎛ CMOS 공정을 이용하여 진성난수 생성기에 사용되는 베타선 센서 회로를 설계하였다. CSA 회로는 PMOS 피드백 저항과 NMOS 피드백 저항을 선택하는 기능, 50fF과 100fF의 피드백 커패시터를 선택하는 기능을 갖는 회로를 제안하였다. 그리고 펄스 셰이퍼(pulse shaper) 회로는 비반전 증폭기를 이용한 CR-RC2 펄스 셰이퍼 회로를 사용하였다. 본 논문에서 사용한 OPAMP 회로는 이중 전원(dual power) 대신 단일 전원(single power) 사용하고 있으므로 CR 회로의 저항과 RC 회로의 커패시터의 한쪽 노드는 GND 대신 VCOM에 연결한 회로를 제안하였다. 그리고 펄스 셰이퍼의 출력신호가 단조 증가가 아닌 경우 비교기 회로의 출력 신호가 다수의 연속된 펄스가 발생하더라도 단조 다중발진기(monostable multivibrator) 회로를 사용하여 신호 왜곡이 안되도록 하였다. 또한 CSA 입력단인 VIN과 베타선 센서 출력단을 실리콘 칩의 상단과 하단에 배치하므로 PCB trace 간의 커패시터 커플링 노이즈(capacitive coupling noise)를 줄이도록 하였다.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1276-1284
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• 2017

우리나라 경량 블록암호 표준인 LEA 알고리듬을 8-비트 데이터 패스의 하드웨어로 구현하고, 구현된 LEA-128 암호 프로세서에 대해 상관관계 전력분석 공격의 취약성을 분석하였다. 본 논문에서 적용된 CPA는 공격을 위해 가정된 라운드키 값으로 계산된 데이터의 해밍 거리와 LEA 암호 프로세서의 전력 소모량 사이의 상관 계수를 분석함으로써 올바른 라운드키 값을 검출한다. CPA 공격 결과로, 최대 상관계수가 0.6937, 0.5507인 올바른 라운드키 값이 검출되었으며, 블록암호 LEA가 전력분석 공격에 취약함이 확인되었다. CPA 공격에 대한 대응 방안으로 TRNG(True Random Number Generator) 기반의 매스킹 방법을 제안하였다. TRNG에서 생성되는 난수를 암호화 연산 중간 값에 더하는 마스킹 기법을 적용한 결과, 최대 상관계수가 0.1293와 0.1190로 매우 작아 잘못된 라운드키 값이 분석되었으며, 따라서 제안된 마스킹 방법이 CPA 공격에 강인함을 확인하였다.

• 정보보호학회논문지
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• 제26권1호
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• pp.49-67
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• 2016

진난수발생기(TRNG)의 통계적 난수성을 평가하는 대표적인 방법으로 미국 NIST의 SP 800-90B와 독일 BSI의 AIS.31을 들 수 있다. 본 논문에서는 현재 국제 표준화 작업이 진행 중인 독일 BSI의 AIS.31에 집중하여 세부 내용을 분석한다. AIS.31 문서에 나타나 있는 통계적 검정 방법들을 확률론적으로 면밀히 분석하여 각 통계량의 분포와 그 의미를 밝혀내고, 유의수준과 표본수열의 길이에 따른 검정 통과 기준을 제시함으로써 AIS.31을 일반화한 결과를 도출한다. 또한, AIS.31에서는 정확히 기술하고 있지 않은 검정의 반복 시행 결과들에 대해 신뢰구간 개념을 적용한 최종 통과 기준을 제안하고, 적절한 시뮬레이션을 통하여 본 논문의 분석 결과에 대한 유효성을 확인한다.

• 정보보호학회논문지
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• 제30권5호
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• pp.771-780
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• 2020

양자키분배(QKD)는 양자컴퓨터의 위협으로부터 안전하게 비밀키를 나누어 갖는 키공유 프로토콜 중 하나이다. 일반적으로 QKD 장치에 연결되는 암호장치는 경합조건 발생과 구현의 복잡성 때문에 송신자 또는 수신자의 역할을 설치할 때부터 적용한다. 기존 QKD 시스템은 링크용 암호장치에 주로 적용되었기 때문에 암호장치의 송·수신자 역할을 고정하여도 문제가 없었다. 암호장치와 QKD 장치가 공급하는 양자키의 종속성을 제거하여, QKD 네트워크로 유연하게 확장할 수 있는 새로운 QKD 시스템 및 프로토콜을 제안하였다. 기존 QKD 시스템에서는 암호장치가 요청하는 비밀키를 양자키로 직접 분배하였으나, 제안한 QKD 시스템에서는 난수로 생성한 비밀키를 암호장치에 분배한다. 두 QKD 노드 사이에서 미리 나누어 가진 송신용 및 수신용 양자키를 이용하여 비밀키를 암호화하고 전달하는 구조를 제안하였다. 제안한 QKD 시스템은 QKD 장치들 사이에서 공유한 양자키의 의존성을 제거하여 암호장치의 고정된 송·수신자 역할이 필요 없다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.