• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 한국항행학회논문지
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• 제14권2호
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• pp.220-226
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• 2010

본 논문에서는 2개의 송 수신 안테나를 갖는 MIMO 통신 시스템을 위한 저전력 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티(spatial diversity, SD) 모드뿐 아니라 공간 다중화(spatial multiplexing, SM) 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 연산 블록의 공유와 MIMO 모드에 따라 구분되는 클럭 신호를 사용하여 하드웨어의 전력 소모량을 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS standard 셀 라이브러리를 사용하여 합성되었다. 전력 소모량은 Synopsys Power CompilerTM을 사용하여 측정되었고, 그 결과 기존의 설계 구조대비 제안된 구조의 경우 최대 85%까지의 평균 소모 전력을 감소시킬 수 있음을 확인할 수 있었다.

• 한국통신학회논문지
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• 제25권9A호
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• pp.1332-1339
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• 2000

본 논문에서는 MCNS(Multimedia Cable N$\xi$twork System)의 DOCSIS(Data Over Cable Service Interface S Specification) 표준안의 물리계층을 지원하는 비대칭형 기저대역 모댐 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현한 모뎀 칩은 크게 QPSK/16-QAM 방식의 상향 스트림용 송신부와 64/256-QAM 방식의 하향 스트림용 수신부로 구성되어 있으며, 심볼 타이밍 복구회로, 반송파 복구회로. MMA(Multi Modulus Algorithm)와 LMS(Least Mean Square) 알고리즘을 적용한 결정 궤환 구조의 블라인드 등화기를 포함한다. 구현한 모뎀 칩은 64/256-QAM 변복조 방식에서 각각 48Mbps, 64Mbps의 데이터 전송률을 지원하고, 심볼 전송률은 기존의 QAM 수신기들보다 빠른 8MBaud를 갖는다. 구현한 칩은 $0.35\mu\textrm{m}$ 표준 셀(Standard Cell) 라이브러리를 사용하여 논리합성을 수행하였으며, 총 게이트 수는 약 29만 게이트이며, 현재 ASIC 칩으후 제작중이다.

• 대한금속재료학회지
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• 제46권3호
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• pp.159-168
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• 2008

Thermally-evaporated 10 nm-Ni/1 nm-Ru/(30 nm or 70 nm-poly)Si structures were fabricated in order to investigate the thermal stability of Ru-inserted nickel monosilicide. The silicide samples underwent rapid thermal anne aling at $300{\sim}1,100^{\circ}C$ for 40 seconds. Silicides suitable for the salicide process were formed on the top of the single crystal and polycrystalline silicon substrates mimicking actives and gates. The sheet resistance was measured using a four-point probe. High resolution X-ray diffraction and Auger depth profiling were used for phase and chemical composition analysis, respectively. Transmission electron microscope and scanning probe microscope(SPM) were used to determine the cross-sectional structure and surface roughness. The silicide, which formed on single crystal silicon and 30 nm polysilicon substrate, could defer the transformation of $Ni_2Si $i and $NiSi_2 $, and was stable at temperatures up to $1,100^{\circ}C$ and $1,100^{\circ}C$, respectively. Regarding microstructure, the nano-size NiSi preferred phase was observed on single crystalline Si substrate, and agglomerate phase was shown on 30 nm-thick polycrystalline Si substrate, respectively. The silicide, formed on 70 nm polysilicon substrate, showed high resistance at temperatures >$700^{\circ}C$ caused by mixed microstructure. Through SPM analysis, we confirmed that the surface roughness increased abruptly on single crystal Si substrate while not changed on polycrystalline substrate. The Ru-inserted nickel monosilicide could maintain a low resistance in wide temperature range and is considered suitable for the nano-thick silicide process.

• 건축역사연구
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• 제31권4호
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• pp.17-28
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• 2022

This study aims to investigate and reveal the spatial structure of Boryeonghyeon by examining the geographical status of its Eupchi (Local administrative center:邑治) through an analysis of the location, tracing locations of governemnt offices including Dongheon(東軒) and Kaeksa(客舍) in the walled town, and checking the lot numbers of Sajikdan(社稷壇), Yeodan(厲壇), and Cheongyeonyeok(靑淵驛) outside it. Buildings of Boryeonghyeon in the walled town in the Joseon Dynasty were almost lost and now, part of the city wall and Haesanru(海山樓) just remains as relic. The walled town consisted of several buildings of government offices as well as Dongheon and Kaeksa which are government organs. Altar and shrine(壇廟) facilities including Shrine of Confucius(文廟), Altar of Land and Grain, and Preceptor's Shrine were placed outside the walled town and Cheongyeonyeok were operated as the facilities for transmission of royal orders. Therefore, the government office facilities in the walled town, altar and shrine facilities outside the fortress, and the location of the post station were required to trace and check each of them. For the checking method, the lot numbers could be checked by checking the original cadastral maps and the then land categories and owners, analyzing the records and circumstances of the relevant township annals(邑誌), and examining analyses on the locations by using a numerical map of one to 5 thousands. The study estimated the locations of government facilities including Dongheon and Kaesa placed in the walled town and was grasped to be the east and west gates with the south gate which remains now in the fortress. And the lot numbers of Sajikdan, Yeodan, Cheongyeonyeok.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.195-200
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• 2007

최소선폭 $0.1{\mu}m$ 이하의 살리사이드 공정을 상정하여 $10nm-Ni_{0.5}Co_{0.5}/70\;nm-Poly-Si/200\;nm-SiO_2$ 구조로부터 쾌속 열처리를 이용해서 실리사이드 온도를 $600{\sim}1100^{\circ}C$까지 변화시키면서 복합실리사이드를 제조하고 이들의 면저항의 변화와 미세구조의 변화를 면저항 측정기와 TEM 수직단면, 오제이 두께 분석으로 확인하였다. 기존의 동일한 공정으로 제조된 니켈실리사이드에 비해 제안된 니켈 코발트 복합실리사이드는 $900^{\circ}C$까지 저저항을 유지시킬 수 있는 장점이 있었고 20nm 두께의 균일한 실리사이드 층을 폴리실리콘 상부에 형성시킬 수 있었다. 고온 처리시에는 복합실리사이드와 실리콘의 전기적으로 상분리되는 혼합현상으로 고저항 특성이 나타나는 문제를 확인하였다. 제안된 NiCo 합금 박막을 70nm 높이의 폴리실리콘 게이트를 가진 디바이스에 $900^{\circ}C$이하의 실리사이드화 온도에서 효과적으로 산리사이드 공정의 적용이 기대되었다.