• 반도체공학회 논문지
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• 제2권4호
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• pp.29-32
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• 2024

본 논문은 discrete Time-of-Flight Light detection and ranging(dToF LiDAR)의 oscillation frequency 를 안정화하기 위한 아날로그 phase-locked loop(PLL)을 제시한다. Time-to-Digital Converter(TDC)의 고해상도와 정확도를 보장하기 위해 PLL 은 TDC 의 oscillation frequency 를 안정화하도록 빠른 locking 시간과 위상잡음을 줄임으로써 설계되었다. TDC 의 목표 시간 분해능은 200 ps 이지만 공정 후 기생 구성요소의 변화를 고려하여 PLL 과 TDC 모두 8.8 GHz 의 주파수에서 작동하도록 설계하였다. 2.4 us 미만의 locking time 은 TDC 의 빠른 안정화에 기여를 하며 전체 시스템의 안정적인 동작을 실현한다. 1 MHz 오프셋에서 위상 잡음이 -82.57 dBc/Hz 이며, 8.8GHz 의 reference spur 는 -46.24 dBc 를 보인다.

• 전자공학회논문지
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• 제52권6호
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• pp.137-143
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• 2015

Field-programmable gate array (FPGA) 기반 시간-디지털 변환기 (time-to-digital converter: TDC)는 구조가 단순하고, 빠른 변환속도를 갖는 딜레이 라인 (delay-line) 방식을 주로 사용한다. 하지만 딜레이 라인 방식 TDC의 시간 측정범위를 늘리기 위해서는 딜레이 라인의 길이가 길어지므로 사용되는 소자가 많아지고, 비선형성으로 인한 오차가 증가하는 단점이 있다. 따라서 본 논문은 동일한 길이의 딜레이 라인에 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위를 향상시키고, 리소스를 효율적으로 사용하는 방식을 제안한다. 펄스 트레인 입력 방식의 TDC는 긴 시간을 측정하기 위하여 시작신호의 입력과 동시에 4-천이 (transition) 펄스 트레인이 딜레이 라인에 입력된다. 그리고 동기회로 (synchronizer) 대신 천이 상태 검출부를 설계하여 중지신호 입력 시 사용된 천이를 판별하고, 준안정 상태 (meta-stable state)를 피하면서 딜레이 라인의 길이를 줄이는 구조를 갖는다. 제안한 TDC는 72개의 딜레이 셀 (delay cell)을 사용하였고, 파인부 (fine interpolator)의 성능 측정 결과, 시간 측정범위는 5070 ps, 평균 분해능은 20.53 ps, 최대 비선형성은 1.46 LSB였으며, 시간 측정범위는 계단 (step) 파형을 입력신호로 사용하는 기존 방식 대비 약 343 % 향상되었다.

• 전자공학회논문지
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• 제51권8호
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• pp.156-164
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• 2014

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

• 전자공학회논문지
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• 제51권9호
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• pp.182-189
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• 2014

탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.

• 반도체공학회 논문지
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• 제2권4호
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• pp.33-40
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• 2024

최신 메모리 내 연산 (CIM) 기술은 전하 도메인 연산과 다중 비트 입력 구동 방식을 통해 높은 에너지 효율을 달성한다. 하지만 기존 연구들은 여전히 높은 전력 소모를 요구 하며, 에너지 효율을 높이기 위해 계산 신호 대 잡음 비율(SNR)을 희생하는 경우가 많다. 본 연구에서는 에너지 효율적이고 정확한 다중 비트 입력/가중치 병렬 CIM 프로세서를 제안하며, 주요 기능은 다음과 같다: (1) 5 비트 아날로그 입력을 위해 두 단계의 전원 전압만으로 전압-커패시턴스 비율(VCR) 디코딩을 사용하는 10T2C 부호-크기 셀, (2) 입력 드라이버 전력 요구를 줄이기 위한 계산 워드 라인(CWL) 전하 재사용 기술, (3) SNR 을 향상시키기 위한 신호 증폭 잡음 제거 전압-시간 변환기(SANC-VTC), (4) ADC 전력 소비를 줄이기 위한 분포 인식 시간-디지털 변환기(DA-TDC). 제안된 CIM 프로세서는 28 nm CMOS 기술로 1.25 mm² 면적을 차지하며, 전력 소비 4.44 mW, 에너지 효율 332 TOPS/W, 그리고 72.43%의 벤치마크 정확도(이미지넷 기준, ResNet50, 5 비트 입력/5 비트 가중치)를 달성하였다.