• 대한전자공학회논문지SP
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• 제48권2호
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• pp.41-52
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• 2011

H.264/AVC의 디블록킹 필터는 복호화기 전체의 계산 복잡도 중 큰 비중을 차지하기 때문에, H.264/AVC 복호화기의 실시간 구현을 위해서는 디블록킹 필터의 계산 복잡도를 줄이는 것이 매우 중요하다. 디블록킹 필터의 계산 복잡도가 높은 이유는 여러 단계의 조건 분기문이 많고 메모리 접근이 자주 일어나기 때문이다. 따라서, 본 논문에서는 분기문과 메모리 접근을 최소화하는 디블록킹 필터의 구조를 제안하고, 필터 연산의 병렬화를 위해 소프트웨어 파이프라이닝이 가능하도록 하는 최적화 방법을 제안한다. 제안하는 방법은 TMS320C64x+ 계열의 DSP의 TMS320DM6467 EVM 보드에 구현하여 최적화를 진행하였다. 실험 결과, 최적화된 디블록킹 필터는 FFmpeg의 디블록킹 필터와 비교하였을 때 평균 약 46%의 사이클이 감소되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.257-258
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• 2006

In this paper, we address several issues in the real time implementation of MPEG-1 Layer II decoder on a fixed-point digital signal processor (DSP), especially TMS320C6416. There is a trade-off between processing speed and the size of program/data memory for the optimal implementation. In a view of the speed optimization, we first convert the floating point operations into fixed point ones with little degradation in audio quality, and then the look-up tables used for the inverse quantization of the audio codec are forced to be located into the internal memory of the DSP. And then, window functions and filter coefficients in the decoder are precalculated and stored as constant, which makes the decoder faster even larger memory size is required. It is shown from the real-time experiments that the fixed-point implementation enables us to make the decoder with a sampling rate of 48 kHz operate with 3 times faster than real-time on TMS320C6416 at a clock rate of 600 MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.1956-1959
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• 2003

본 논문에서는 HDTV(High Definition TV) 방송수신을 위한 DSP(Digital Signal Processor)기반의 HD급 비디오/오디오 디코더 시스템을 개발하고 그 성능을 확인하였다. DSP 플랫폼은 TI(Texas Instrument)사의 TMS320C6415를 대상으로 하였으며 TI의 DSP RTOS인 DSP/ BIOS를 이용하여 방송스트림인 TS(Transport Stream)을 분리하기 위한 TS Demuxer, MPEG-2 비디오 디코더 및 AC-3 오디오디코더 알고리즘을 통합하였으며, 각각의 알고리즘은 대상 DSP플랫폼인 TMS320C64x에 맞게 고정소수점 구조화 및 최적화를 실시하였다. 테스트를 위한 시스템은 스트리밍을 위한 호스트 PC와 PCI(Peripheral Component Interconnect)버스를 통해 연결된 DSP보드로 구성하였으며 실제 HDTV당송용 스트림과 SD(Standard Definition)급 스트림을 이용하여 성능을 확인하였다.

• 한국통신학회논문지
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• 제34권10C호
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• pp.983-991
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• 2009

H.264 영상압축표준은 우수한 부호화 성능 때문에 현재 DMB와 IPTV 등에 다양한 응용에 활용되고 있으나, 높은 계산량으로 인하여 임베디드 환경에서의 실시간 부호화기로의 활용은 매우 제한적이다. 본 논문은 DSP 시스템이 제공하는 컴파일러 옵션 최적화, 인트린식과 어셈블코드 적용, 데이터 메모리 배치 최적화 과정을 H.264 부호화기 최적화의 입장에서, 비판적, 종합적으로 분석하고 반영한 결과를 소개한다. 특히, 대표적인 DSP인 TMS320DM64x를 사용하여 적용된 최적화 방식에 따른 연산이득을 구체적으로 제시하였으며, 그 결과 CIF급의 영상은 현재시장에 유통되는 DSP기반으로 실시간 구현이 가능함을 확인하였다.

• 방송공학회논문지
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• 제13권4호
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• pp.452-462
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• 2008

본 논문에서는 디지털 라디오와 지상파 Digital Multimedia Broadcasting (DMB)에서 사용되는 MUSICAM 이라 불리는 MPEG-1/2 Layer-II 와 MPEG-4 ER-BSAC 디코더를 330 MHz 클럭수를 가지고 동작하는 고정 소수점 digital signal processor (DSP) TMS320C64x+ 상에 실시간 구현한다. 오디오 디코더의 실시간 구현하기 위해, 다음과 같은 여러 단계의 최적화를 수행한다. 첫 째, 메모리 공유, 데이터 타입 재설정 및 루프의 unrolling 과정을 통해, C 코드 레벨에서 최적화를 수행한다. 다음으로, 비트스트림 분석의 재구성, 합성 필터의 변경 및 합성 필터의 윈도우 계수의 재배열을 통해 알고리즘 레벨에서 최적화를 수행한다. 또한, MPEG-1/2 Layer-II 디코더의 합성필터 모듈을 linear assembly program 레벨로 치환한다. Linear assembly program 레벨로 치환하는 이유는 MPEG-1/2 Layer-II 디코더에서 합성 필터 모듈이 가장 많은 계산량을 차지하기 때문이다. 구현된 오디오 디코더의 성능 평가를 위해, 복호화 처리시간의 비율을 측정하고, 최적화된 MPEG 디코더와 레퍼런스 MPEG 디코더로 처리된 오디오 신호 사이의 root mean square (RMS)를 계산한다. 최적화 실시간 구현 결과, MPEG-1/2 Layer-II 와 MPEG-4 ER-BSAC 디코더는 TMS320C64x+가 동작하는 최대 클럭 수의 3%와 11%의 사용으로 각각 동작하며, 오디오 디코더의 품질은 MPEG standard에 정의된 -77.01 dB의 조건을 모두 만족함을 확인할 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2681-2683
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• 2003

본 논문에서는 HDTV(High Definition TV) 방송수신을 위한 DSP기반의 HD급 비디오/오디오 디코더 시스템을 개발하고 그 성능을 확인하였다. DSP 플랫폼은 TI사의 TMS320C6415를 대상으로 하였으며 TI의 DSP RTOS인 DSP/BIOS를 이용하여 방송스트림인 TS (Transport Stream)을 분리하기 위한 TS Demuxer, MPEC-2 비디오 디코더 및 AC-3 오디오 디코더 알고리즘을 통합하였으며, 각각의 알고리즘은 대상 DSP 플랫폼인 TMS320C64x에 맞게 고정소수점 구조화 및 최적화를 실시하였다. 테스트를 위한 시스템은 스트리밍을 위한 호스트 PC와 PCI버스를 통해 연결된 DSP보드로 구성하였으며 실제 HDTV방송용 스트림과 SD급 스트림을 이용하여 성능을 확인하였다.

• 한국음향학회지
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• 제23권1호
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• pp.17-23
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• 2004

일반적으로 무선 이동 채널은 협대역 스펙트럼을 갖는 복소 랜덤 프로세스로 모델링된다. 본 논문에서는 TMS320C6414 DSP칩과 XC2VP30 FPGA칩을 사용한 페이딩 신호의 실시간발생에 대해 기술한다. 여기서 제시된 시뮬레이터는 플랫 페이딩 및 주파수 선택성 페이딩 채널의 일반적인 모델로 그 대상으로 하였으며 여러 다양한 채널 왜곡 현상을 모사할 수 있도록 설계되었다. 시뮬레이터는 다음 세가지 기본적인 채널 특성을 포함한다; 레일리 페이딩, log-normal shadowing, 주파수 선택성 페이딩. DSP의 연산부담을 최소로 하면서 이동 채널의 통계 특성을 재현하기 위해 multi-rate신호처리 기법이 사용되었다. 채널 파라미터 값을 변화시키면서 많은 실험을 행하였고, 시뮬레이터에서 실시간 출력된 채널 포락선들의 각 통계 특성이 이론치와 일치됨을 확인했다.