• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.50-57
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• 2011

전형적인 버스 시스템 아키텍처는 마스터, 아비터, 디코더, 슬레이브와 같은 성분으로 구성되어 있다. 아비터는 여러 마스터가 동시에 버스를 사용하지 못하므로 선택된 버스중재 방식에 따라 버스를 중재하는 역할을 한다. 고성능을 위해 사용되는 일반적인 우선순위 방법에는 고정 우선순위, 라운드 로빈, TDMA, 로터리 방식 등이 있다. 일반적인 버스 중재 알고리즘은 버스 점유율을 고려하지 않고, 버스중재를 실시한다. 본 연구에서는 각각의 마스터 블록에서 버스 점유율을 계산한 버스 중재방식에 대해 제안하고 있다. TLM 성능분석 방식을 통해 제안하는 방식과 기존의 다른 버스 중재방식의 성능을 분석하였다. 성능검증 결과에서 일반적인 고정우선순위와 라운드로빈 방식은 버스점유율을 설정할 수 없었으며, TDMA와 로터리 중재방법은 100,000 cycle의 시뮬레이션에서 각각 50%와 70%의 버스점유율 오차가 발생하였다. 그러나, 제안하는 점유율 고려방식에서는 1,000cycle이상에서부터 99%이상 정확도를 보였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.57-64
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• 2008

본 연구는 전송 수준 모델링 기법을 이용하여 SSD가 장착된 PC 시스템의 성능 분석 및 구조 탐색을 위한 시스템 수준 환경 구축을 제안한다. 구축된 시뮬레이션 환경은 SSD가 장착된 PC 시스템의 관점에서 다양한 구조적 변화에 대한 정량적인 성능 분석을 제공할 뿐만 아니라, 기존의 레지스터 전송 수준 모델링 기법보다 매우 빠른 시뮬레이션 속도를 제공한다. 구축된 시뮬레이터의 유용성을 보이기 위하여, PC 수준의 구조 탐색과 SSD 수준의 구조 탐색을 수행하였다. 특히 SSD 수준의 구조 탐색에서는 캐시 버퍼에서 저장된 데이터의 캐시 적중률에 따른 성능 변화와 NAND 플래시 메모리의 성능 변화가 전체 시스템 성능에 미치는 영향을 분석하였다. 이러한 실험 결과는 제안된 시뮬레이터가 PC 환경하에서 SSD 및 PC 구조의 성능 분석 및 구조 개선에 효율적으로 활용될 수 있음을 보여주었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 추계학술대회 논문집 Vol.14 No.1
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• pp.197-200
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• 2001

In this letter, we report on the investigation of Ni/Si/Ni Ohmic contacts to n-type 4H-SiC. Ohmic contacts have been formed by a vacuum annealing and $N_2$ gas ambient annealing method at $950^{\circ}C$ for 10 min. The specific contact resistivity ( $\rho_{c}$ ), sheet resistance($R_s$), contact resistance($R_c$), transfer length($L_T$) were calculated from resistance($R_T$) versus contact spacing(d) measurements obtained from 10 TLM(transmission line method) structures. The resulting average values of vacuum annealing sample were $\rho_{c}=3.8{\times}10^{-5}\Omega cm^{3}$, $R_{c}=4.9{\Omega}$, $R_{T}=9.8{\Omega}$ and $L_{T}=15.5{\mu}m$, resulting average values of another sample were $\rho_{c}=2.29{\times}10^{-4}\Omega cm^{3}$, $R_{c}=12.9{\Omega}$ and $R_{T}=25.8{\Omega}$. The physical properties of contacts were examined using X-Ray Diffraction and Auger analysis, there was a uniform intermixing of the Si and Ni, migration of Ni into the SiC.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.290-293
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• 2003

Ohmic contact characteristics of Al ion implanted n-type SiC wafer were investigated. Al ions implanted with high dose to obtain the final concentration of $5{\times}10^{19}/cm^3$, then annealed at high temperature. Firstly, B ion ion implanted p-well region were formed which is needed for fabrication of SiC devices such as DIMOSFET and un diode. Secondly, Al implanted high dose region for ohmic contact were formed. After ion implantation, the samples were annealed at high temperature up to $1600^{\circ}C\;and\;1700^{\circ}C$ for 30 min in order to activate the implanted ions electrically. Both the inear TLM and circular TLM method were used for characterization. Ni/Ti metal layer was used for contact metal which is widely used in fabrication of ohmic contacts for n-type SiC. The metal layer was deposited by using RF sputtering and rapid thermal annealed at $950^{\circ}C$ for 90sec. Good ohmic contact characteristics could be obtained regardless of measuring methods. The measured specific contact resistivity for the samples annealed at $1600^{\circ}C\;and\;1700^{\circ}C$ were $1.8{\times}10^{-3}{\Omega}cm^2$, $5.6{\times}10^{-5}{\Omega}cm^2$, respectively. Using the same metal and same process of the ohmic contacts in n-type SiC, it is found possible to make a good ohmic contacts to p-type SiC. It is very helpful for fabricating a integrated SiC devices. In addition, we obtained that the ratio of the electrically activated ions to the implanted Al ions were 10% and 60% for the samples annealed at $1600^{\circ}C\;and\;1700^{\circ}C$, respectively.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.260-260
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• 2011

투명 비정질 산화물반도체는 디스플레이의 구동소자인 박막 트랜지스터에 채널층으로 사용된다. 또한 투명하면서 유연성이 있는 소자를 저비용으로 제작할 수 있는 장점을 가진다. 투명 산화물반도체 재료 중 IGZO는 Si 또는 GaAs와 같은 공유결합성 반도체와는 다른 전자 배치로 전도대가 금속이온의 ns 궤도에서 형성되며, 가전도대가 산소 음이온의 2p 궤도에서 형성된다. 특히 큰 반경의 금속 양이온은 인접한 양이온과 궤도 겹침이 크게 발생하게 되며 캐리어의 효과적인 이동 경로를 제공해줌으로써 다른 비정질 반도체와는 다르게 높은 전하이동도(~10 $cm^2$/Vs)를 가진다. 따라서 저온공정에서 우수한 성능의 TFT소자를 제작할 수 있는 장점이 있다. 본 연구에서는 TFT 채널층으로 사용하기 위한 a-IGZO박막의 산소분압에 따른 특성변화를 분석 하였다. a-IGZO박막은 Pulsed Laser Deposition (PLD)를 이용하여 산소분압(20~200 mTorr) 변화에 따라 Glass기판에 증착하였다. 증착된 a-IGZO 박막의 구조적 특성으로는 X-ray diffraction (XRD), Field emission scanning electron microscopy (FE-SEM), 광학적 특성은 UV-vis spectroscopy 분석을 통해서 알아보았다. TFT 채널층의 조건으로는 낮은 off-current, 높은 on-off ratio를 위해 고저항 ($10^3\;{\Omega}cm$)의 진성반도체 성질과 source/drain금속과의 낮은 접촉저항(ohmic contact) 등의 전기적 성질이 필요하다. 따라서 이러한 전기적 특성확인을 위해 transmission line method (TLM)을 사용하여 접촉저항과 비저항을 측정하였고, 채널층으로 적합한 분압조건을 확인해볼 수 있었다.

• 전자공학회논문지
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• 제53권1호
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• pp.43-50
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• 2016

낸드플래시 기반 저장장치는 성능 향상을 위해 다중 채널, 다중 웨이 구조를 통해 다수의 낸드 디바이스를 병렬 동작시키고 있다. 하지만 동시 동작하는 낸드 디바이스의 수가 늘어나면서 전력 소모 문제가 가시화되었으며, 특히 디바이스 간 복수의 피크 전류가 서로 중첩되면서 높은 전력소모로 인해 데이터 신뢰성과 시스템 안정성에 큰 영향을 미치고 있다. 본 논문에서는 낸드 디바이스에서 지우기, 쓰기, 읽기 동작에 대한 전류 파형을 측정, 이를 프로파일링하여 피크 전류에 대한 정의와 모델링을 진행하였고, 나아가 다수의 낸드에서 피크 전류 중첩 확률을 계산한다. 또한 시스템 수준의 TLM 시뮬레이터를 개발하여 다양한 시뮬레이션 시나리오를 주입하여 피크 전류 중첩 현상을 분석 한다. 본 실험 결과에서는 낸드간 피크 중첩 현상을 차단할 수 있는 간단한 전력 관리 기법을 적용하여 피크 전류 중첩과 시스템 성능 간의 관계를 살펴보고 이를 통해 성능 저하 최소화를 위한 피크 중첩 비율을 제시하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 추계학술대회 논문집
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• pp.197-200
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• 2001

In this letter, we report on the investigation of Ni/Si/Ni Ohmic contacts to n-type 4H-SiC. Ohmic contacts have been formed by a vacuum annealing and N$_2$ gas ambient annealing method at 950$^{\circ}C$ for 10 min. The specific contact resistivity($\rho$$\sub$c/), sheet resistance(R$\sub$S/), contact resistance(R$\sub$S/), transfer length(LT) were calculated from resistance(R$\sub$T/) versus contact spacing(d) measurements obtained from 10 TLM(transmission line method) structures. The resulting average values of vacuum annealing sample were $\rho$$\sub$c/=3.8x10$\^$-5/ Ω$\textrm{cm}^2$ , R$\sub$c/=4.9Ω, R$\sub$T/=9.8Ω and L$\sub$T/=15.5$\mu\textrm{m}$, resulting average values of another sample were $\rho$$\sub$c/=2.29x10$\^$-4/ Ω$\textrm{cm}^2$ , R$\sub$c/=12.9Ω, R$\sub$T/=25.8Ω. The Physical properties of contacts were examined using X-Ray Diffraction and Auger analysis, there was a uniform intermixing of the Si and Ni, migration of Ni into the SiC.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.450-450
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• 2006

Organic light-emitting diodes (OLED) as pixels for flat panel displays are being actively pursued because of their relatively simple structure, high brightness, and self-emitting nature [1, 2]. The top-emitting diode structure is preferred because of their geometrical advantage allowing high pixel resolution [3]. To enhance the performance of TOLEDs, it is important to deposit transparent top cathode films, such as transparent conducting oxides (TCOs), which have high transparency as well as low resistance. In this work, we report on investigation of the characteristics of an indium tin oxide (ITO) cathode electrode, which was deposited on organic films by using a radio-frequency magnetron sputtering method, for use in top-emitting organic light emitting diodes (TOLED). The cathode electrode composed of a very thin layer of Mg-Ag and an overlaying ITO film. The Mg-Ag reduces the contact resistivity and plasma damage to the underlying organic layer during the ITO sputtering process. Transfer length method (TLM) patterns were defined by the standard shadow mask for measuring specific contact resistances. The spacing between the TLM pads varied from 30 to $75\;{\mu}m$. The electrical properties of ITO as a function of the deposition and annealing conditions were investigated. The surface roughness as a function of the plasma conditions was determined by Atomic Force Microscopes (AFM).