• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.651-654
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• 2005

In this paper, we designed ECC(Elliptic Curve Cryptographic) Processor with Bus-splitting mothod for embedded SoC. ECC SIP is designed by VHDL RTL modeling, and implemented reusably through the procedure of logic synthesis, simulation and FPGA verification. To communicate with ARM9 core and SIP, we designed SIP bus functional model according to AMBA AHB specification. The design of ECC Processor for platform-based SoC is implemented using the design kit which is composed of many devices such as ARM9 RISC core, memory, UART, interrupt controller, FPGA and so on. We performed software design on the ARM9 core for SIP and peripherals control, memory address mapping and so on.

• 한국항행학회논문지
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• 제19권5호
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• pp.423-432
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• 2015

본 논문은 IMA (integrated modular avionics) 기반의 공통기능 모듈의 5대 구성 요소 중의 하나인 네트워크 유닛을 구성하는 데 필요한 FC-NIC (fibre channel network interface card)의 설계 제작 및 성능 평가 결과를 나타내고자 한다. 특히 호스트 부하 경감을 위해 zynq SoC (system on chip)를 사용하여 FC-NIC을 구현하였다. 호스트는 송신하고자 하는 메시지 또는 데이터에 대하여 FC 수신자 주소, 호스트 메모리 위치와 크기만을 FC-NIC으로 전달하면 FC-NIC은 DMA (direct memory access)를 통하여 호스트 메모리를 읽는다. FC 상위 프로토콜과 시퀀스 및 인코딩 디코딩은 FC-NIC의 zynq SoC내의 로컬 프로세서와 프로그램어블 로직이 감당하게 되므로 호스트는 외부 통신에 대한 부하를 해소할 수 있다. 설계 및 제작된 FC-NIC은 2.125 Gbps 전송 속도에서 평균 5.47 us의 낮은 end-to-end 레이턴시 특성을 보였으며, IMA기반의 항공 전자 장비의 네트워크로 사용하는 데 적합함을 알 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.810-813
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• 2008

본 논문에서 연구하고 구현된 JTAG(Joint Test Action Group) Writer는 하나의 SoC(System On a Chip)만 지원하도록 설계된 기존 제품의 단점을 보완할 수 있도록 각 SoC의 제조 회사에서 제공하는 BSDL(Boundary Scan Description Language)을 이용하여 여러 가지 SoC에 쉽게 사용할 수 있도록 모듈화 했다. 그리고 기존 제품들이 사용하고 있는 직렬 포트나 병렬 포트 대신 안정적이고 편리한 USB(Universal Serial Bus) 접속규격을 지원하도록 개선했다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.943-945
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• 2004

임베디드 소프트웨어는 타겟 시스템의 자원과 타이밍에 민감하므로 실제 타겟 시스템과 동일한 환경에서 디버깅해야한다. 이를 위한 기존의 기법들은 타겟 시스템의 자원에 직접적으로 접근하여 시스템 상태를 조사하거나 제어한다. 그러나 이러한 기법들은 내부 신호나 자원에 대한 접근이 제한되어 있는 SoC (System-On-a-Chip) 프로그램을 디버깅하기는 부적합하다. 본 논문에서는 산업 표준화된 JTAG을 기반으로 공개 소프트웨어인 gob를 연동하여 SoC 소프트웨어를 디버깅하는 도구를 제안한다. 따라서 본 도구는 타겟 시스템에 영향을 주지 않고 경제적으로 디버깅할 수 있는 환경을 제공한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.553-556
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• 2004

In this paper, we present a new efficient multi-level hardware/software partitioning algorithm for system-on-a-chip design. Originally the multi-level partitioning algorithm are proposed to enhance the performance of previous iterative improvement partitioning algorithm for large scale circuits. But when designing very complex and heterogeneous SoCs, the HW/SW partitioning decision needs to be made prior to refining the system description. In this paper, we present a new method, based on multi-level algorithm, which can cover SoC design. The different variants of algorithm are evaluated by a randomly generated test graph. The experimental results on test graphs show improvement average $9.85\%$ and $8.51\%$ in total communication costs over FM and CLIP respectively.

• 대한전자공학회논문지TC
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• 제44권6호
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• pp.9-17
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• 2007

본 논문에서는 IEEE 802.11a 표준안에 적합한 기저대역 프로세서를 설계하였다. 또한 표준안에서 제시된 기본적인 기술이외에 필요한 기능을 충족시키기 위한 새로운 알고리즘이 제시되었다. 설계된 기저대역 프로세서의 구현 및 검증을 위해 SoC 플랫폼을 이용하였다. 플랫폼 기반의 IEEE 802.11a WLAN을 설계하기 위한 환경은 기저대역 프로세서 칩을 테스트하기 위한 테스트 보드와 MAC을 이행할 SoC 플랫폼으로 구성되어 있다.

• 한국항해항만학회지
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• 제46권3호
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• pp.179-190
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• 2022

본 연구에서는 실리콘 기판 상에 제작된 3D 결합구조를 가지는 코프레너 선로인 CWP3DCS(coplanar waveguide employing periodic 3D coupling structures) 구조에 대한 특성임피던스와 대역폭특성을 연구하였으며 이를 통해 완전집적형 해양무선통신 반도체 SoC(System on Chip)를 구현하기 위한 수동소자의 개발가능성을 검토하였다. CWP3DCS에 대한 특성임피던스와 대역폭특성을 추출하기 위해서 삽입손실에 대한 측정값을 반영한 measurement-based equation을 유도하였으며, 이 방법의 유효성을 검증하기 위해 전송상수 β와 특성임피던스에 대한 측정값과 measurement-based equation으로부터 추출된 계산값을 비교하였다. 비교 결과에 의하면 특성임피던스와 전송상수 β에 대한 계산값과 측정값의 최대오차는 각각 3.9%와 6.4%의 값을 보여주었다. 본 논문의 연구결과에 의하면, CWP3DCS 구조는 주기적 구조의 길이 LT = 30 ~ 150 ㎛의 범위에서 통과대역이 121 GHz인 광대역 특성을 보여주었으며, 특성임피던스 역시 주파수 의존성이 매우 적은 광대역 특성을 보여주었다. 그리고, 20 ㎛의 선로 폭으로도 20 Ω이하의 낮은 임피던스를 가지는 전송선로의 구현이 가능하였으며, 동일한 임피던스를 가지는 기존 전송선로의 선로 폭 3mm에 비해 선로 폭이 크게 감소하였다. 그리고, 주기적 구조의 길이 LT값을 조정함으로써 원하는 특성임피던스 값을 가지는 구조를 반도체 기판 상에 용이하게 구현할 수 있음을 알 수 있었다. 상기 결과로부터 CWP3DCS 구조는 완전집적형 무선통신 반도체 SoC용 정합 및 수동소자로써 유용하게 사용될 수 있음을 알 수 있었다. 본 논문은 3D 결합구조를 가지는 코프레너 선로인 CWP3DCS의 대역폭에 대한 최초의 연구이다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.68-73
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• 2006

본 논문에서는 SoC(System On a Chip)의 효율적인 설계와 빠른 검증을 위해서 Active-HDL과 Matlab의 Simulink를 연동하여 HDL, SystemC 및 알고리즘 레벨의 추상화를 동시에 통합하여 시뮬레이션 할 수 있는 방법론을 제시하고, 이를 이용한 다채널 스피커의 직렬연결 기법을 설계 및 구현하였다. 구현은 ARM 프로세서와 Xilinx Virtex4 FPGA를 기반으로 하고 AMBA 버스를 사용하여 연동하는 SoC Master 보드 상에서 이루어졌다. 이러한 방법은 하드웨어 부분의 RTL 코드를 IP화하여 소프트웨어 부분과 동시에 검증 할 수 있는 장점을 가지고 있으며 직렬 연결 스피커 시스템과 같이 많은 신호처리를 하는 부분에서 쉽고 빠르게 설계를 진행할 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.503-506
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• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.