• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.175-178
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• 2009

H.264/AVC는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 넓혀 가고 있다. 본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 설명하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안하다. 제안된 인트라 예측기는 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 효율적인 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며 적합한 테스트 벡터를 이용하여 검증 되었다. 제안된 인트라 예측기는 기존에 비해 약 60%의 향상된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.397-404
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• 2013

본 논문에서는 Adaboost알고리즘을 이용한 얼굴인식 하드웨어 시스템의 구조를 제안하였다. 제안된 하드에어 구조는 초당 30프레임을 가지며 실시간 처리가 가능하다. 또한 Adaboost알고리즘을 이용하여 얼굴 특징 데이터를 학습하였고, 영상 크기 축소부와 적분 영상 추출부 그리고 얼굴 비교부, 메모리 인터페이스부, 데이터 그룹화, 검출결과 표시부 등으로 구성되었다. 제안된 하드웨어 구조는 사이클당 1포인트를 계산 할 수 있는 구조로 속도의 향상을 가져오며 full HD($1920{\times}1080$)의 경우에는 총 사이클 수 $2,316,087{\times}30=69,482,610$로 약 70MHz의 속도를 가진다. 제안된 하드웨어 구조는 Verilog HDL로 디자인되었고, Mentor Graphics Modelsim을 이용하여 검증하였으며, 합성은 FPGA Xilinx Virtex5 XC5VLX330을 이용하여 칩의 대략 35%인 74,757 Slice LUT와 45MHz의 주파수에서 동작한다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.905-912
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• 2007

본 논문에서는 OFDM 기반 무선 LAN 시스템에서 긴 훈련심볼을 이용하는, 시간동기 오차의 영향이 고려된 IQ imbalance 추정 및 보상 기법을 제안한다. 기존의 긴 훈련심볼을 이용한 IQ imbalance 보상 기법은 시간동기 오차에 민감한 구조를 갖기 때문에 시간동기 오차가 필연적인 실제 시스템에서는 심각한 성능 저하를 보인다. 본 논문에서는 시간동기 오차로 인해 발생하는 위상회전을 상쇄시킬 수 있는 새로운 criterion을 정의하고, 이에 따른 IQ imbalance 추정 및 보상 기법을 제안한다. 제안된 기법은 시간동기 오차가 존재할 경우에도 IQ imbalance 의 영향을 이상적인 경우 대비 최대 0.2dB 이하로 보상할 수 있으며, IEEE 802.11a 시스템의 54Mbps 전송모드에 적용하였을 경우 기존 기법에 비해 약 4.3dB의 성능 이득을 보인다. 제안된 기법을 이용한 IQ imbalance 추정 및 보상단은 Verilog HDL을 이용하여 하드웨어 설계 및 검증 되었으며, 0.18um CMOS 공정을 이용하여 합성한 결과, 약 75K gates 와 6K bits의 메모리로 구현되었다.

• 한국통신학회논문지
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• 제41권12호
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• pp.1844-1850
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• 2016

양방향 필터(bilateral filter)는 필터링 시 주변 화소의 평균을 계산하여 경계 보존과 잡음제거에 장점을 가진다. 본 논문에서는 윈도우 분할 기반 양방향 필터에 대하여 실시간 처리가 가능한 시스템을 설계하였다. 윈도우 내부의 주변 화소를 5분할하고 연속된 중심화소와 공유하는 주변 화소를 동시에 연산하는 파이프라인 스케줄링을 적용한 병렬 처리 기법으로 성능을 개선하였다. 비트 폭에 따른 필터 성능과 하드웨어 자원 소모에 대한 상충관계(tradeoff)를 고려하였으며, 필터링 결과 영상의 PSNR 분석을 통하여 비트를 할당하였고 사용된 지수함수는 16단계의 계단함수 LUT를 적용하였다. 설계한 시스템은 verilogHDL로 설계되었으며, 동부하이텍 110nm 라이브러리를 사용하여 Synopsys를 통해 합성하였고 416MHz의 최대 동작주파수에서 416Mpixels/s(397fps)의 처리량(throughput)과 132K 게이트의 하드웨어 자원을 사용한다.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1332-1340
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• 2007

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.200-207
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• 2020

본 논문에서는 보안 감시용 레이다 시스템을 위한 저복잡도 특징점 추출기를 제안하고, 이의 FPGA 기반 설계 결과를 제시하였다. 특징점 추출기의 메모리 요구량을 최소화하기 위해 레이다 스펙트로그램 전체에 대한 통계처리를 요구하는 프레임 단위의 특징점을 배제하고, 단위 도플러 프로파일에서 추출 가능한 특징점을 적용하였다. 제안된 특징점 추출기는 Verilog-HDL을 이용하여 RTL 설계 후, Xilinx Zynq-7000 FPGA를 활용하여 구현되었으며, 기존 연구대비 58.3%의 slice 및 98.3%의 메모리 요구량을 감소 가능함을 확인하였다. 또한, 제안된 특징점 추출기가 통합된 레이다 기반 보안 감시 시스템을 통해 차, 자전거, 보행자 및 전동 킥보드에 대한 분류 실험이 수행되었고, 성능 분석 결과 93.4%의 정확도 성능을 확인하였다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.148-156
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• 2001

본 논문에서는 RISC 마이크로프로세서에 DSP프로세서를 추가하여 멀티미디어 기능이 강화된 응용에 알맞은 마이크로프로세서(YS-RDSP)를 제안한다. YS-RDSP는 최대 4개의 명령어를 동시에 병렬로 처리할 수 있다. 프로그램의 크기를 줄이기 위해 YS-RDSP는 16비트와 32비트의 두 가지 명령어 길이를 지원한다. YS-RDSP는 칩 하나로 RISC마이크로프로세서의 programmability 및 제어능력에 DSP의 처리능력을 제공하기 위하여 8-KByte ROM과 8-KByte RAM을 내장하고 있다. 칩 내에 있는 주변장치중 하나인 시스템 컨트롤러는 저전압 동작을 위한 3가지의 전압강하모드를 지원하며 SLEEP명령어는 CPU코어와 주변장치의 동작상태를 변환시킨다. YS-RDSP프로세서는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 0.6um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 자동화 P&R에 의해 10.7mm8.4mm코어 면적을 갖도록 레이아웃 되었다.

• 한국통신학회논문지
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• 제29권2A호
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• pp.202-213
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• 2004

본 논문에서는 다중 안테나 OFDM 기반의 최대 200Mbps급 차세대 무선 LAN 시스템의 프리엠블 구조와 이를 이용한 동기/채널 추정 기법을 제안한다. 제안된 프리엠블 구조를 사용할 경우 IEEE 802.11a 시스템과의 하위 호환성을 유지할 수 있을 뿐 아니라 동기 측면에서는 안테나 다이버시티(diversity) 이득으로 인해 단일 안테나 OFDM 시스템에 비해 우수한 성능을 얻을 수 있다. 또한 채널 추정 측면에서는 프리엠블의 오버헤드가 적고, 기존의 채널 추정 기법들을 적용할 경우 발생하는 시간 동기 오차에 의한 성능 저하를 주파수 영역에서의 위상 보정을 통해 최소화할 수 있다. 제안된 프리엠블 구조를 이용한 동기 및 채널 추정단은 Verilog HDL을 이용하여 하드웨어로 설계 및 검증되었으며, 그 결과 4개의 전송 안테나와 4개의 수신 안테나를 갖는 경우 동기단은 약 150K gates, 채널 추정단은 약 12K gates가 소요되었다.

• 한국산학기술학회논문지
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• 제18권5호
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• pp.336-342
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• 2017

최근 해양 자원 개발뿐만 아니라 지구 온난화에 따른 해양 환경 모니터링 및 해양 재난 대비 등을 위하여 수중 무선통신에 대한 연구가 요구되고 있다. 대부분의 수중 무선 통신에서는 수중에서의 매질 특성 및 환경 변화 특성을 고려하여 수십 KHz 대역의 음파를 이용하며, 특히 DSP를 비롯한 프로세서를 기반으로 하여 모뎀 연구가 진행되고 있다. 본 연구에서는 수중 관측 및 제어를 위한 수중 음향 통신 시스템 중 수중기지제어국과 수중기지국 간의 음향 통신을 위한 Digital Up Converter(DUC)와 Digital Down Converter(DDC)를 연구하였다. 수중 음향 통신 시스템은 사용 환경의 제약 때문에 소형 및 저전력 시스템을 추구한다. 따라서, 본 연구에서는 DUC 및 DDC 전용 하드웨어 모듈을 설계하였다. 수중 음향 통신 시스템의 4개의 링크를 지원하며, 각각 샘플링 레이트 및 주파수를 변환하였다. Verilog-HDL를 사용하여 설계하였으며, ModelSim 환경에서 수중 음향 통신 시스템의 베이스밴드 신호를 이용하여 동작을 검증하였다.