• Journal of Platform Technology
• /
• 제12권2호
• /
• pp.58-63
• /
• 2024

CNN은 이미지 인식분야에서 높은 성능을 보이지만 반복적인 학습이 진행될 경우 많은 데이터 연산처리로 인한 시스템 자원부족으로 학습 시간이 오래 걸리고 많은 전력을 소모한다는 단점이 있다. 이에 본 논문에서는 합성곱 신경망 연산처리의 핵심 요소인 곱셈 프로세싱 엘리먼트에서 곱셈연산을 수행할 때 발생되는 스위칭 엑티비티를 줄이기 위해 승수와 피승수의 교환율을 늘리는 저전력 부스 곱셈기를 기반으로 하는 프로세싱 엘리먼트를 제안한다. 합성곱 신경망 병렬 연산처리를 지원하는 저전력 곱셈 프로세싱 엘리먼트는 Verilog-HDL을 사용하여 설계되었고, Intel DE1-SoC FPGA Board에 구현하였다. 실험은 성능평가에 대표적으로 MNIST의 숫자 이미지 데이터베이스를 대상으로 기존 제안된 곱셈기의 교환율과 비교하여 성능을 검증하였다.

• 한국통신학회논문지
• /
• 제33권10C호
• /
• pp.813-819
• /
• 2008

본 논문에서는 스테레오 카메라를 이용하여 실시간으로 3차원 입체 영상을 재생할 수 있는 시스템을 구현하였다. 전체 시스템은 스테레오 카메라, FPGA(field programmable gate array) 보드, 그리고 3차원입체 LCD로 구성된다. 스테레오 카메라로는 두 개의 CMOS 영상 센서를 사용하였다. 비디오 데이터를 처리하는 FPGA는 Verilog-HDL(hardware description language)을 이용하여 설계하였고 다양한 해상도의 비디오를 실시간으로 처리할 수 있다. 3차원 입체 영상을 구성은 side-by-side와 up-down 방식을 이용한다. FPGA로 입력된 두 개의 프레임은 입체 영상으로 재생되기 위한 형태로 가공된 후에 SDRAM에 저장된다. 다음 프레임이 입력될 때 이전 프레임은 LCD로 재생하기 위해 DA 변환기로 출력된다. 이러한 전체적인 파이프라인 동작을 통해서 실시간 동작이 가능하다. 제안한 시스템은 실제 하드웨어로 구현한 후에 정확한 동작이 수행됨을 검증하였다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
• /
• 한국우주과학회 2004년도 한국우주과학회보 제13권2호
• /
• pp.274-277
• /
• 2004

KSLV (Korea Space Launch Vehicle)-I telemetry system will be composed of two telemetry streams: a lower stage telemetry stream and an upper stage telemetry stream. In this paper, the authors present design, implementation and test results of the upper stage telemetry interface for KSLV-I. The telemetry system currently is in the stage of the prototype model development, and its engineering model and flight model will be developed in the near future.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
• /
• pp.286-288
• /
• 2003

본 논문에서는 서로 다른 네트워크간의 다양한 프로토콜과 이종의 트래픽을 동시에 처리할 수 있는 네트워크용 SoC (System-on-a-Chip) 프로세서를 구현하였다. 제작된 네트워크 SoC 프로세서는 ARM 프로세서 코어와 ATM(Asynchronous Transfer Mode) 블록, 10/100 Mbps 이더넷 볼록, 스케쥴러, UART 등을 이용하였고 각 블록은 AM8A (Advanced Microcontroller Bus Architecture) 버스로 연결하였다. SoC 프로세서는 CADENCE사의 VerilogHDL을 이용하여 설계하였고 0.35$\mu\textrm{m}$ 셀 라이브러리를 이용하여 검증하였다. 구현된 칩은 총 게이트수가 312,000개이며 칠의 최대 동작 주파수는 50MHz 이다.

• 대한전자공학회논문지SP
• /
• 제42권2호
• /
• pp.27-36
• /
• 2005

년 논문에서는 MPEG과 JPEG, H.26X 계열 등의 DCT-기반 영상/비디오 컨텐츠에 효과적인 암호화 방법을 제안하였고, 이를 최적화된 하드웨어로 구현하여 고속동작이 가능하도록 하였다. 영상/비디오의 압축, 복원 및 암호화로 인한 많은 연산량을 고려하여 영상의 중요한 정보(DC 및 DPCM계수)만을 암호화 대상 데이터로 선정하여 부분 암호화를 수행하였다. 그 결과 암호화에 소요되는 비용은 원 영상 전체를 암호화하는 비용이 감소하였다. 여기서 Nf는 GOP내의 프레임수이고 PI는 B와 P 프레임에 존재하는 인트라 매크로블록의 수이다. 암호화 알고리즘으로는 다중모드 AES, DES, 그리고 SEED를 선택적으로 사용할 수 있도록 하였다. 제안한 암호화 방법은 C++로 구현한 소프트웨어와 TM-5를 사용하여 약 1,000개의 영상을 대상으로 실험하였다 그 결과 부분 암호화된 영상으로부터 원 영상을 추측할 수 없어 암호화 효과가 충분함을 확인하였으며, 이 때 암호화에 의한 압축률 감소율은 $1.6\%$에 불과하였다. Verilog-HDL로 구현한 하드웨어 암호화 시스템은 하이닉스 $0.25{\mu}m$ CMOS 팬텀-셀 라이브러리를 사용하여 SynopsysTM의 디자인 컴파일러로 합성함으로써 게이트-수준 회로를 구하였다. 타이밍 시뮬레이션은 CadenceTM의 Verilog-XL을 이용해서 수행한 결과 100MHz 이상의 동자 주파수에서 안정적으로 동작함을 확인하였다. 따라서 제안된 암호화 방법 및 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있으리라 기대된다.

• 한국정보통신학회논문지
• /
• 제18권5호
• /
• pp.1103-1109
• /
• 2014

디지털 영상 처리 분야에서 사람의 동작 인식은 다양하게 연구되고 있으며, 최근에는 깊이 영상을 이용한 방법이 매우 유용하게 사용되고 있다. 하지만 깊이 측정 센서의 위치와 각도에 따라 깊이 영상에서의 객체 크기나 형태가 왜곡되므로 사물 및 사람의 인식 과정에서 인식률이 감소하는 경우가 발생한다. 따라서 뛰어난 성능을 보장하기 위해서는 측정 센서에 의한 왜곡 보정은 반드시 고려되어야 할 사항이다. 본 논문에서는 동작 인식 시스템의 인식률을 향상시키기 위한 전처리 알고리즘을 제안한다. 깊이 측정 센서로부터 입력되는 깊이 정보를 실제 공간 (Real World)으로 변환하여 왜곡 보정을 수행한 후 투영 공간 (Projective World)으로 변환한다. 최종적으로 제안된 시스템을 OpenCV와 Window 프로그램을 사용하여 구현하였으며 Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA Board에 탑재하여 검증하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2003년도 추계종합학술대회
• /
• pp.369-372
• /
• 2003

본 논문에서는 IEEE 802.113의 표준안에 정의된 OFDM (Orthogoanl Frequency Division Multiplexing) 기반의 무선 LAN 시스템의 수신기를 구현하였다. OFDM 방식은 데이터 전송시 다수의 직교 반송파를 사용하여 병렬전송을 하기 때문에 오류 정정 부호와 함께 사용할 때 고속 데이터 전송시에 나타나는 주파수 선택적 페이딩을 극복할 수 있다. 그러나 수신단에서 동기가 이루어지지 않는 경우 부반송파 사이에 직교성이 파괴되어 채널간 간섭이 발생하여 오류 성능이 크게 저하된다. 따라서 시스템의 동기를 이루기 위해 심볼을 구성하는 부반송파 사이의 위상관계를 이용하여 OFDM 신호의 주파수 옵셋을 추정하였으며 단일탭 등화기를 통하여 채널상의 잡음에 의한 오차를 개선하였다. 효율적인 하드웨어 구성을 위해 이들 블록을 Verilog HDL으로 모델링 하였으며 표준안의 벡터를 이용하여 기능 검증 및 성능 평가를 수행하였다.

• 한국정보통신학회논문지
• /
• 제15권11호
• /
• pp.2365-2373
• /
• 2011

본 논문은 고속화, 소형화 및 저전력을 요구하는 모바일 기기 및 디지털 카메라에 알맞은 실시간 얼굴 검출 하드웨어 IP(Intellectual Property)를 제안한다. 제안한 얼굴 검출 시스템은 검출 성능의 주요 원인인 조명 변화나 얼굴 크기, 다양한 얼굴 각도에 강인한 얼굴 검출을 수행한다. 입력 영상에 대해 조명 변화에 강인한 특성을 가지는 LBP(Local Binary Pattern) 변환을 거치고 Adaboost 알고리즘을 이용하여 다양한 얼굴 각도에 대해 미리 학습시킨 얼굴 특징 정보를 바탕으로 얼굴을 검출한다. 입력 영상 QVGA($320{\times}240$) 크기에서 최대 36개의 얼굴 검출 가능하며 Verilog-HDL을 사용하여 하드웨어로 설계하였다. 또한 FPGA 검증을 위해 Xilinx사의 Virtex5 XC5VLX330 FPGA 보드와 HD급 CMOS 이미지 센서(CIS)를 사용하여 하드웨어 구현을 검증하였다.

• 전자공학회논문지
• /
• 제52권9호
• /
• pp.45-53
• /
• 2015

적응적 가중치 윈도우 알고리즘은 기존의 지역적 정합방법의 단점인 낮은 정합률을 보완하면서 전역적 방법에 비하여 실시간 하드웨어 설계가 용이하다는 장점을 갖고 있다. 본 논문에서는 객체를 분리하는데 더 유리한 지오데식 가중치 윈도우 알고리즘을 사용하여 실시간 처리가 가능한 시스템을 설계하였다. 효율적인 하드웨어 설계와 처리 효율을 높이기 위해 데이터 의존성에 따른 스케줄링을 분석하였고 계산시간이 가장 긴 가중치 계산을 기준으로 계산 단계를 최소화하여 병렬 처리를 적용하였다. 지수함수 연산은 에러분석을 기반으로 계단(step) 함수로 구현하여 하드웨어 자원을 줄이고 설계 효율을 높였다. 설계한 시스템은 verilogHDL로 설계되었으며 동부하이텍 0.18um 라이브러리를 사용하여 Synopsis를 통해 합성하였고 츠쿠바 영상을 기준으로 2.22%의 에러율과 260MHz(25fps)의 최대 동작주파수, 182K 게이트의 하드웨어 자원을 사용한다.

• 한국항행학회논문지
• /
• 제19권6호
• /
• pp.544-551
• /
• 2015

본 논문에서는 첨단 운전자 보조 시스템 (ADAS; advanced driver assistance system) 용 이동객체검출 (MOD; moving object detection)을 위한 광학흐름추정기 (OFE; optical flow estimator) 의 하드웨어 구조 설계 결과를 제시하였다. 광학흐름추정 알고리즘은 차량 환경에서 높은 정확도를 나타내는 광역 최적화 (global optimization) 기반 Brox 알고리즘을 적용하였다. Brox 알고리즘의 에너지 범함수 (energy functional)를 최소화 하는 과정에서 생성되는 Euler-Lagrange 방정식을 풀기 위해 하드웨어 구현에 용이한 Cholesky factorization이 적용되었으며, 메모리 접근율 (memory access rate)를 줄이기 위해 시프트 레지스터 뱅크 (shift register bank)를 도입하였다. 하드웨어 구현은 Verilog-HDL을 사용하였으며, FPGA 기반 설계 및 검증이 수행되었다. 제안된 광학흐름추정기는 40.4K개의 logic slice 및 155개의 DSP48s, 11,290 Kbit의 block memory로 구현되었다.