• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 융합신호처리학회논문지
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• 제9권3호
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• pp.201-207
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• 2008

본 논문은 JPEG 2000에 사용되는 전처리 과정 기능인 타일링 시스템의 구현에 관한 것이다. 설계된 시스템은 JPEG 2000의 표준에 명시되어 있으며, 이미지의 크기 파악, 영역 확장 그리고 이미지 분할 기능을 수행한다. Progressive한 입력을 타일 단위로 분할 및 전송하기 위해서, 입력 이미지를 Frame Memory에 저장한다. 그래서 Verilog-HDL를 사용하여 FSM 방식으로 설계되었으며 최대 5M 이미지를 처리할 수 있다. 또한, 영역 확장을 위한 이미지 크기를 파악하기 위해서 나머지(rem) 연산을 기반으로 한 수식을 만들었다. 이를 이용해서 입력 이미지의 크기 패턴을 파악하는 진리표를 제안한다. TSMC 0.25um ASIC library 환경에서 합성된 gate counts는 18,725로 되었으며 maximum data arrival time은 18.94[ns]를 가진다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2001년도 추계학술발표논문집
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• pp.30-34
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• 2001

본 논문에서는 근거리에 놓여있는 노트북, 휴대폰, PDA, 혜드셋 등 각종 이동 가능한 장치들을 하나의 무선네트워크로 연결할 수 있는 블루투스의 베이스밴드 시스템 프로토콜 기능을 분석하고 설계하였다. 즉, 전체적인 논리 기능구조를 설계한 후 하드웨어로 구현될 패킷생성 블록, HEC와 CRC 기능블륵, Whitening/Dewhitening 기능블록, FEC 기능블록, 입출력 블록(TX, RX 루틴), 클럭 생성 기능블록, 주파수 선별 기능블록, 오디오 기능블록 그리고, 패킷 제어 블록들의 처리절차를 Verilog HDL 코드로 설계 및 검증하였다.

• 전자공학회논문지SC
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• 제46권4호
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• pp.17-22
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• 2009

FlexRay는 차량의 성능향상과 많은 전자제어 유닛으로 인해 발생하는 배선 및 성능저하를 개선하기 위한 고성능 통신 시스템 네트워크의 표준이다. 최대 10Mbps의 데이터 전송 속도를 가지며 2개의 채널을 통해 동시에 전송할 수 있다. FlexRay 시스템을 하드웨어로 구현하기 위해 SDL로 설계된 결과를 토대로 Verilog HDL을 이용하여 설계하였고, Magna/Hynix 0.18 um 공정을 이용해 Synopsys Design Compiler를 사용해 합성하였다. FlexRay 시스템에서 여러 노드 사이의 통신 제어를 위해 active star와 passive star가 사용되는데 active star는 최대 10Mbps의 빠른 데이터 전송에 주로 쓰인다. 본 논문에서는 active star를 이용한 FlexRay 네트워크를 구현하기 위해 설계한 FlexRay 시스템 외에 active star를 제어하기 위한 별도의 controller를 구현하였고 하나의 송신노드에 두 개의 수신노드를 연결하여 각각의 수신노드에 다른 프레임 메시지를 전송하는 실험을 통하여 올바른 동작이 이뤄짐을 확인하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.783-790
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• 2020

본 논문에서는 실내 보안 응용을 위한 사람 감지 레이다 시스템을 제안하고, 이의 FPGA 기반 설계 및 구현 결과를 제시하였다. 연산의 복잡도와 메모리 요구량을 최소화하기 위해 스펙트로그램의 상측 절반만 특징점 추출에 사용하였으며, 복잡한 연산이 필요한 특징점 추출기법을 배제하고, 분류 성능과 연산 복잡도를 고려한 효율적인 특징점 추출기법이 제안되었다. 또한, 전체 스펙트로그램에 대한 저장이 불필요한 파이프라인 구조로 설계하여 메모리 요구량을 최소화하였다. 제안된 시스템의 분류 학습을 위해 사람, 개, 로봇 청소기에 대한 실험이 수행되었고, 96.2%의 정확도 성능을 확인하였다. 제안된 시스템은 Verilog-HDL을 이용하여 구현되었으며, 1140개의 logic과 6.5 Kb의 메모리를 사용하는 저면적 설계가 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.24-30
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• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2443-2450
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• 2014

깊이 영상을 이용한 동작 인식 시스템에서는 효율적인 알고리즘 적용을 위하여 깊이 영상을 3차원 점군 데이터로 구성되는 실제 공간으로 변환하여 알고리즘을 적용한 후 투영공간으로 변환하여 출력한다. 하지만 변환 과정 중 반올림 오차와 적용되는 알고리즘에 의한 데이터 손실이 발생하게 된다. 본 논문에서는 3차원 점군 데이터에서 깊이 영상으로의 변환 시 반올림 오차와 영상의 크기 변화에 따른 데이터 손실이 발생하지 않는 효율적인 방법과 이를 하드웨어로 구현 하는 방법을 제안 하였다. 최종적으로 제안된 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 알고리즘을 검증하였고, Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA 보드에 탑재하여 검증하였다.

• 제어로봇시스템학회논문지
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• 제10권4호
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• pp.371-376
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• 2004

Distributed Network Protocol Version 3.0 (DNP3.0) is the communication protocol developed for the interoperability between a RTU and a central control station of SCADA in the power utility industry. In this paper DNP3.0 is implemented by using HDL with FPGA and C program on Hitachi H8/532 processor. DNP3.0 is implemented from physical layer to network layer in hardware level to reduce the computing load on a CPU. Finally, the ASIC for DNP3.0 has been manufactured from Hynix Semiconductor. The commercial feasibility of the hardware through the communication test with ASE2000 and DNP Master Simulator is performed. The developed protocol becomes one of IP, and can be used to implement SoC for the terminal device in SCADA systems. Also, the result can be applicable to various industrial controllers because it is implemented in HDL.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.93-101
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• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.670-673
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• 2008

C 프로그램을 사용하여 증명된 최적화된 알고리즘과 수식은 검증을 위해 Verilog와 같은 hardware description language를 통하여 다시 한번 분석하여 하드웨어 구현에 적합하도록 수정하여 최적화하여야 한다. 그 이유는 C 언어의 sequential한 특성이 하드웨어를 직접 구현 하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 IP는 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera Excalibur FPGA에 매핑되어 실제 칩 프로토타입 IP로 구현한다. 구현된 유한체 연산 IP들은 실제적인 암호 시스템으로 구현되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.