• 융합신호처리학회논문지
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• 제12권2호
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• pp.145-149
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• 2011

최근 시스템의 규모가 커지고 복잡해지면서, 시스템 수준에서의 기능 검증방법론이 중요해지고 있다. 기능블록의 검증을 위해서는 주로 BFM(bus functional model)이 사용되며, 기능 검증에 대한 부담이 증가할수록 올바른 검증환경 구성의 중요성은 더욱 증가한다. SystemVerilog는 Verilog HDL의 확장으로 하드웨어 설계언어의 특징과 검증언어의 특징을 동시에 갖는다. 동일한 언어로 설계기술, 기능 시뮬레이션 그리고 검증을 진행할 수 있다는 것은 시스템개발에서 큰 이점을 갖는다. 본 논문에서는 SystemVerilog를 이용하여 AMBA 버스와 기능블록으로 구성된 DUT를 설계하고, 계층적 테스트벤치를 이용한 검증환경에서 DUT의 가능을 검증한다. 기능 블록은 Adaptive FIR 필터와 Booth's 곱셈기를 사용한다. 이를 통하여 검증환경이 DUT와 연결되는 인터페이스의 부분적인 변경을 통하여 다른 하드웨어의 기능을 검증하는데 재사용되는 이점을 가지고 있음을 확인한다.

• 한국정보통신학회논문지
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• 제5권3호
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• pp.517-524
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• 2001

IEEE-754 부동소수점 표준을 지원하는 radix-2 SRT 제산기 유닛을 redundant binary (RB) 수치계를 이용하여 설계하였다. RB 수치계를 이용함으로써 기존의 2의 보수 수치계를 이용하는 경우에 비해 부분 몫 결정 회로의 동작속도를 약 20-% 향상시킴과 아울러 회로 단순화를 이루었다. 또한, 새로운 RB 가산기 회로를 제안함으로써 가수 제산기를 효율적으로 구현하여 기존의 방식에 비해 면적을 약 20-%의 감소시켰다. 설계된 부동소수점 제산기는 배정도 형식과 5가지의 예외처리 및 4가지의 반올림 모드를 지원하며, Verilog HDL로 설계되어 Verilog-XL로 검증하였다.

• 한국통신학회논문지
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• 제30권9C호
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• pp.871-876
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• 2005

본 논문에서는 비대칭적인 채널 특성을 갖는 고밀도 광 기록 시스템에 적용 가능한 적응 등화 부분 응답 최대유사(partial response maximum likelihood, PRML) 검출 방법을 제안한다. 모의실험을 통해 비대칭적인 채널에서 제안한 PRML 검출 방법이 기존의 PRML 방법보다 성능이 향상되는 것을 확인하였고, Verilog HDL을 이용하여 구현 및 검증하였다. 본 논문에서 제안한 적응 등화기는 LMS(Least Mean Square error) 알고리즘을 이용한 탭 계수 갱신부와 FIR 필터로 구성되어 있다. FIR 필터는 속도 향상을 위해 일반적으로 이용되는 DF(Direct Form) 방식이 아닌 TDF(Transposed Direct Form) 방식을 이용하여 구현하였다. 또한, 검출기는 레지스터 변환(register exchange, RE) 방식을 이용한 비터비 검출 방법으로 구현하였다.

• 한국정보통신학회논문지
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• 제17권7호
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• pp.1653-1659
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• 2013

본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널 간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터 출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다.

• 전기학회논문지P
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• 제67권1호
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• pp.9-14
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• 2018

In this paper, we introduce an AES-based security chip for the embedded system of Internet of Things(IoT). We used Verilog HDL to implement the AES algorithm in FPGA. The designed AES module creates 128-bit cipher by encrypting 128-bit plain text and vice versa. RTL simulations are performed to verify the AES function and the theory is compared to the results. An FPGA emulation was also performed with 40 types of test sequences using two Altera DE0-Nano-SoC boards. To evaluate the performance of security algorithms, we compared them with AES implemented by software. The processing cycle per data unit of hardware implementation is 3.9 to 7.7 times faster than software implementation. However, there is a possibility that the processing speed grow slower due to the feature of the hardware design. This can be solved by using a pipelined scheme that divides the propagation delay time or by using an ASIC design method. In addition to the AES algorithm designed in this paper, various algorithms such as IPSec can be implemented in hardware. If hardware IP design is set in advance, future IoT applications will be able to improve security strength without time difficulties.

• 대한전자공학회논문지TC
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• 제45권6호
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• pp.1-7
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• 2008

FlexRay는 차세대 차량 내 전자 장치간의 통신을 위해 고속의 시리얼 통신, time triggered bus, fault tolerant 통신을 제공하는 새로운 네트워크 통신 시스템의 표준이다. FlexRay Communication Controller(CC)는 FlexRay 프로토콜 규격의 핵심 부분이다. 본 논문에서는 먼저 SDL(Specification and Description Language)를 이용하여 FlexRay CC 프로토콜 규격과 기능 부분을 설계한다. 다음 설계한 SDL 소스를 기반으로 Verilog HDL을 이용하여 하드웨어로 설계한다. 설계한 FlexRay CC는 Samsung $0.35\;{\mu}m$ 공정을 이용하여 합성하였으며, 그 결과 80 MHz의 속도로 동작하는 것으로 나타났다. 또한 FlexRay 시스템의 동작을 확인하기 위해 로봇에 적용되는 음원위치 추정 시스템에 응용하였다. 응용 시스템은 ALTERA Excalibur ARM EPAX4F672C3을 이용하여 검증하였으며 성공적으로 동작함을 확인하였다.

• 대한전자공학회논문지TC
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• 제45권8호
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• pp.98-105
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• 2008

FlexRay는 높은 유연성과 신뢰성을 갖는 고속의 통신프로토콜이다. 자동차회사와 반도체회사들에 의해 개발되었고 x-by-wire 시스템을 이용하여 차량 내 LAN으로 구현된다. FlexRay는 차량 내 전자 장치간의 통신을 위해 고속의 시리얼 통신, time triggered bus, fault tolerant 통신을 제공한다. 본 논문에서는 먼저 SDL(Specification and Description Language)을 이용하여 FlexRay communication controller와 bus guardian 프로토콜 규격과 기능 부분을 설계한다. 다음 설계한 SDL 소스를 기반으로 Verilog HDL을 이용하여 하드웨어로 설계한다. 설계한 FlexRay 시스템은 Samsung $0.35{\mu}m$ 공정을 이용하여 합성하였으며, 그 결과 76 MHz의 속도로 동작하는 것으로 나타났다. 또한 FlexRay 시스템의 동작을 확인하기 위해 차량에 적용되는 자동차 경보 시스템에 응용하였다. FlexRay 시스템은 ALTERA Excalibur ARM EPAX4F672C3을 이용하여 검증하였으며 성공적으로 동작함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2009년도 정보 및 제어 심포지움 논문집
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• pp.182-184
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• 2009

FlexRay는 차세대 차량 및 선박 내 전자 장치간의 통신을 위해 고속의 시리얼 통신, time triggered bus, fault tolerant 통신을 제공하는 새로운 네트워크 통신 시스템의 표준이다. FlexRay Communication Controller(CC)는 FlexRay 프로토콜 규격의 핵심 부분이다. 본 논문에서는 먼저 SDL(Specification and Description Language)를 이용하여 FlexRay CC 프로토콜 규격과 기능 부분을 설계한다. 다음 설계한 SDL 소스를 기반으로 Verilog HDL을 이용하여 하드웨어로 설계한다. 설계한 FlexRay CC는 Samsung $0.35{\mu}m$ 공정을 이용하여 합성하였으며, 그 결과 80 MHz의 속도로 동작하는 것으로 나타났다. 또한 FlexRay 시스템의 동작을 확인하기 위해 로봇에 적용되는 음원위치 추정 시스템에 응용하였다. 응용 시스템은 ALTERA Excalibur ARM EPAX4F672C3을 이용하여 검증하였으며 성공적으로 동작함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.639-641
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• 2022

사회적으로 고령화 문제가 심화되면서, 독거노인 모니터링 시스템에 관한 연구가 활발히 진행되고 있다. 일반적으로 모니터링 시스템은 영상, 센서, 계측값 등의 정보를 바탕으로 서버에서 연산을 수행하여, 사용자에게 모니터링 서비스를 제공한다. 서버를 이용하는 시스템의 구조상 데이터 유출의 위험이 존재하며, 데이터 보안을 고려한 설계가 필수적이다. 본 논문에서는 영상보안 구조 기반의 지능형 독거노인 모니터링 시스템을 제안한다. 제안하는 시스템은 Edge AI 모듈을 사용하여 카메라 모듈과 서버 간의 통신을 차단하는 구조를 통해 높은 보안성을 보장한다. Edge AI 모듈은 Verilog HDL로 설계되었으며, Field Programmable Gate Array (FPGA)를 통해 기능을 구현하였다. 본 시스템을 검증하기 위해 5,144개의 프레임 데이터에 대해 실험하였으며, 사람의 움직임이 일정 시간 감지되지 않았을 때 위험 감지 신호가 올바르게 발생하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2286-2292
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• 2008

본 논문에서는 MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) 시스템에서 사용되는 RS(23,17) 부호에 대한 복호기의 최적 구조를 제안하고, 설계하였다. 제안된 복호기 구조는 파이프 라인 구조를 갖는 수정된 유클리드(Modified Euclidean) 알고리즘을 사용하며, MB-OFDM 시스템에 최적화되어 작은 복호 지연(latency) 및 하드웨어 복잡도를 가진다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성하였다. 350MHz로 합성했을 때 timing violation이 발생하지 않았기 때문에, 실제 ASIC을 제작해도 250MHz까지 동작하며, gate count는 20,710로 나타났다.