• Proceedings of the Korea Information Processing Society Conference
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1379-1382
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• 2001

본 논문에서는 ATM 망에서의 통합 네트워크 구현을 위한 IP data packet를 처리하기 위한 AAL type5 프로토콜 프로세서를 설계 및 구현하였다. AAL 계층의 중요 기능들은 ITU-T Recommendation 1.363과 1.363.5 에 근거하여 설계하였다. AAL 계층의 주요한 역할은 데이터의 Segmentation 및 셀의 Reassembly를 하는 것으로, Segmentation 과정에서는 상위 계층의 연속적인 데이터를 Segmentation하여 53-byte 크기의 ATM 셀을 구성하는 기능이다. Reassembly 과정에서는 들어오는 셀들을 연속적인 데이터로 만들어 AAL 계층 보다 상위 계층으로 전달하는 것이다. 이 과정에서 셀의 Header 를 확인한 후 crc-32를 통한 오류 검정을 거치게 되며, 데이터에 오류가 있을 경우에는 해당 셀을 버리고 오류가 없을 시에만 상위 계층으로 전달한다. 본 논문에서 구현한 AAL Type 5 프로세서는 향후 모든 Type의 data를 수용하는 칩 개발에 유용할 것으로 사료된다. 본 논문에서 원할한 테스트를 위해 데이터의 loop back 신호 DLB를 사용했다 VHDL 해석기로는 Synopsys 사의 VHDL Analyzer를 사용하였고, Design Compiler로 회로를 합성하였다.

• Proceedings of the KAIS Fall Conference
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• 한국산학기술학회 2012년도 춘계학술논문집 2부
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• pp.696-699
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• 2012

본 논문에서는 기존 암호알고리즘과 호환성을 갖는 비밀키 암호알고리즘에 기반을 둔 새로운 데이터 암호알고리즘을 제안 하였다. 그러므로 정보처리에 적합한 새로운 내장형 암호 블록을 설계하고 검증하는데 Synopsys 툴로 설계하였고 40MHz의 시스템 속도환경에서 Altera MAX+PlusII 툴로 모의실험 및 검증한 결과 단일 라운드로 640Mbps의 데이터 처리율을 확인하였다. 따라서, 제안된 암호시스템에 적용할 경우 실시간 정보보안 및 정보처리에 적용할 수 있다고 사료된다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.398-402
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• 1999

본 논문에서는 MCM기술을 사용한 ATM용 Switching칩을 구현하고, 그 기능을 검증하였다. Switching칩의 MCM구현을 위해 기능 검증 및 상용화가 이루어진 기존 칩들의 VHDL코드를 이용하여 패키지 모델을 생성하였고, 칩의 검증은 VHDL 테스트벡터를 생성하고, 입ㆍ출력 값을 얻었다. 얻은 입력 데이터를 칩 테스트장비에 입력하여 구현된 칩에 넣고 나오는 출력을 벡터 시뮬레이션을 통해 얻은 결과 값과 비교하였다. 다양한 기능의 검증을 위하여 3가지 패턴의 벡터를 생성, 그 성능을 검증하였다. 본 연구에서 생성된 테스트 벡터는 썬 웍스테이션 상에서 Synopsys사의 툴인 vhdl analyzer와 vhdl debugger를 이용하여 simulation하였고, 각 벡터들의 입출력을 텍스트로 얻었다. 그리고 칩의 기능 시험을 위하여 일반적으로 사용되는 Trillium 장비를 사용하였다. 본 연구를 통하여 MCM후에 생성된 벡터의 입ㆍ출력 값과 테스트장비로부터 얻은 출력이 여러 기능들에 대하여 일치됨을 알았다.

• Journal of IKEEE
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• 제21권2호
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• pp.150-153
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• 2017

In this paper, a structure of GCNMOS based ESD protection circuit using floating-body technique is proposed. TCAD simulation of Synopsys was used to compare with the conventional GGNMOS and GCNMOS. Compared with the conventional GCNMOS, the proposed ESD protection circuit has lower trigger voltage and faster turn-on-time than conventional circuit because of the added NMOSFET. In the simulation result, the triggering voltage of the proposed ESD protection circuit is 4.86V and the turn-on-time is 1.47ns.

• The Journal of Korean Institute of Communications and Information Sciences
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• 제25권12B호
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• pp.2069-2084
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• 2000

최근 들어 무선 ATM, 무선 LAN 및 디지털 지상 방송 시스템 등을 위한 고속 전송 방식으로 큰 관심을 받고 있는 OFDM (orthogonal frequency division multiplexing) 방식은 다중 직교 부반송파를 이용하여 신호를 전송함으로써 전송 신호 진폭의 변화가 매우 심하여 고출력 증폭기의 비선형 특성으로 인한 심각한 왜곡이 발생된다. 본 논문에서는 이러한 비선형 왜곡의 보상을 위한 기저대역 사전왜곡기 (baseband predistorter)를 실제 구현할 때 계산 복잡도를 크게 감소할 수 있는 효율적인 구조를 제안하였다. 또한, 이러한 구조에 기반하여 수십 Mbps급 고속 무선 ATM 등에 사용 가능한 사전왜곡기를 VHDL을 이용하여 설계하고 ASIC화를 위하여 Synopsys tool을 통해 합성하였으며 실제 Altera FPGA에 구현하여 이의 성능을 검증하였다.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.1143-1144
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• 2008

본 논문에서는 motion-blur를 감소시키는 overdriving 기술의 오류를 감소시키기 위해 hybrid image coding 방법을 제안한다. hybrid image coding방법은 luminance data Y을 압축하기 위한 새로운 Adaptive Quantization Coding (AQC)을 제안하고 chrominance data CbCr을 Block Truncation Coding (BTC)방법으로 압축하는 것이다. 시뮬레이션 결과는 기존의 PSNR과 SD의 비교를 통하여 HIC의 우수함을 확인하여 알고리즘의 효율성을 검증하였다. 제안된 알고리즘은 verilog HDL를 통해 구조를 구현하고 synopsys design compiler를 통하여 합성 $0.13{\mu}m$ Samsung Library구조의 효율성을 확인하였다.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.289-292
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• 2002

In this paper, an efficient architecture for the finite field multiplier is proposed. This architecture is faster and smaller than any other LFSR architectures. The traditional LFSR architecture needs t x m registers for achieving the t times speed. But, we designed He multiplier using a novel fast architecture without increasing the number of registers. The proposed multiplier is verified with a VHDL description using SYNOPSYS simulator. The measured results show that the proposed multiplier is 2 times faster than the serial LFSR multiplier. The proposed multiplier is expected to become even more advantageous in the smart card cryptography processors.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.144-147
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• 2000

Data security is an important issue in today's computer networks. In order to construct a safe infra in the open communication network, a cryptography is necessarily applied to several communication application fields like a high-speed networking system supporting real-time operation. A cryptography which has already realized by a software is designed by using a hardware to improve a throughput. In this paper, we design hardware architecture of IDEA by using a single iterative round method to improve a encryption throughput. In addition, we intend to develop a hardware design methodology that a specific cryptography operate with high-speed. The hardware model is described in VHDL and synthesized by the Samsung KG 80 Library in the Synopsys development software tool. With a system clock frequency 20MHz, this hardware permits a data conversion rate of more than 116 Mbit/s.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.281-284
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• 2000

This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk with double error detecting and correcting capability. A variety of error correction codes(ECCs) have been used in magnetic recordings, and optical recordings. Among the various types of ECCs, Reed Solomon(RS) codes has emerged as one the most important ones. The most complex circuit in the RS decoder is the part for finding the error location numbers by solving error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid's algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and peformed logic synthesis using the SYNOPSYS CAD tool. The total umber of gate is about 11,000 gates.

• Journal of the Korean Institute of Telematics and Electronics A
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• 제31A권5호
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• pp.149-157
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• 1994

This paper Presents an algorithm for synthesis of sequential statements described at RT level VHDL. The proposed algorithm transforms sequential statements in VHDL into data-flow description consisting of concurrent statements by local and global dependency analysis and output dependency elimination. Transformation into concurrent statements makes it possible to reduce the cost of the synthesized hardwares, thus to get optimal synthesis results that will befit the designer 's intention. This algorithm has been implemented on VSYN and experimental results show that more compact gate-level hardwares are generated compared with Power View system from ViewLogic and Design Analyzer from Synopsys.