• Journal of Power Electronics
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• 제18권6호
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• pp.1819-1829
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• 2018

A three-phase, three-switch, and three-level boost-type PWM rectifier (Vienna rectifier) is proposed as an active front-end power factor correction (PFC) rectifier for telecom loads. The proposed active front-end PFC rectifier system is modeled by the switching cycle average model. The relation between duty ratios and DC link capacitor voltages is derived in terms of the system input currents. Furthermore, the feasible switching states are identified and applied to the proposed system to reduce the switching stress and DC ripples. A detailed equivalent circuit analysis of the proposed front-end PFC rectifier is conducted, and its performance is verified through simulations in MATLAB. Simulation results are verified using an experimental setup of an active front-end PFC rectifier that was developed in the laboratory. Simulation and experimental results demonstrate the improved power quality parameters that are in accordance with the IEEE and IEC standards.

• 전기전자학회논문지
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• 제18권1호
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• pp.119-127
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• 2014

본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 전기전자학회논문지
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• 제17권3호
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• pp.234-240
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• 2013

본 논문에서는 단일-극 커패시터 방식의 터치센서를 위한 incremental 델타-시그마 아날로그-디지털 변환기를 설계하였다. 델타-시그마 모듈레이터의 구조는 단일비트 2차 cascade of integrators with distributed feedback(CIFB)를 사용하였으며 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작하였다. Incremental 델타-시그마 아날로그-디지털 변환기의 입력으로 이어지는 센서가 넓은 입력 범위를 얻고 높은 정확성을 가지도록 변환기 앞에 shielding 신호와 디지털적으로 조절 가능한 오프-셋 커패시터를 위치시켰다. 본회로의 공급전압은 2.6 V에서 3.7 V이며 ${\pm}10-pF$의 입력범위를 가지고 fF 이하의 해상도를 필요로 하는 단일-극 커패시터 방식의 터치센서에 적합하다.

• 전자공학회논문지
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• 제50권11호
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• pp.70-77
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• 2013

본 논문에서는 새로운 기법의 PWM 발생기를 이용한 저면적, 고효율 SMPS를 제안한다. 제안된 회로에서 PWM의 duty ratio는 pseudo relaxation-oscillation technique를 이용한 PWM 발생기의 내부 커패시터 전압 기울기를 제어하는 방식으로 결정된다. 기존의 SMPS들에 비해, 제안된 제어 방식은 loop bandwidth 보상을 위해 기존의 아날로그 제어방식의 SMPS에서 요구되는 필터회로나 디지털 제어방식의 SMPS에서 요구되는 디지털 compensator가 필요 없기 때문에 단순한 구조로 구성된다. 또한, 제안된 회로는 PWM 발생기의 내부 캐패시터 용량 변화를 통해 1MHz~10MHz까지 스위칭 주파수를 사용자가 선택할 수 있다. 시뮬레이션 수행결과 제안된 SMPS는 10MHz 스위칭 주파수를 선택했을 때 내부회로에서 소모되는 전류는 최대 2.7mA, 파워 Trail을 제외한 전체 시스템의 전류 소모는 15mA였다. 또한, 제안된 SMPS는 시뮬레이션으로 3.3V출력에서 9mV의 최대 리플 전압이 발생하였다. 본 논문에서는 동부하이텍 BCD $0.35{\mu}m$ 공정 파라미터를 이용한 시뮬레이션 및 칩 테스트를 통해 제안된 회로를 검증하였다.

• 전기전자학회논문지
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• 제2권2호
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• pp.278-284
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• 1998

본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.

• KIEE International Transactions on Power Engineering
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• 제3A권1호
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• pp.27-34
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• 2003

In this paper, the power conditioner composed of the stand-alone single-phase squirrel cage rotor type self-excited induction generator (SEIG) driven by prime movers such as a wind turbine and a micro gas turbine (MGT) is presented by using the steady-state circuit analysis based on the two nodal admittance approaches using the per-unit frequency in addition to a new state variable defined by the per-unit slip frequency along with its performance evaluations for the stand-alone energy utilizations. The stande-alone single-phase SEIG operating performances in unregulated voltage control loop are then evaluated on line under the conditions of the speed change transients of the prime mover and the stand-alone electrical passive load power variations with the simple theoretical analysis and the efficient computation processing procedures described in the part I of this paper. In addition, a feasuible PI controlled feedback closed-loop voltage regulation scheme of the stande-alone single-phase SEIG is designed on the basis of the static VAR compensate. (SVC) and discussed in experiment for the promising stand-alone power conditioner. The experimental operating performance results are illustrated and give good agreements with the simulation ones. The simulation and experimental results of the stand-alone single-phase SEIG with the simple SVC controller for its stabilized voltage regulation prove the practical effectiveness of the additional SVC control loop scheme including the PI controller with fast response characteristics and steady-sate performance improvements.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.100-105
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• 2010

3GPP LTE (3rd Generation Partner Project Long Term Evolution)에 적용할 수 있는 다중대역 저잡음 증폭기를 90 nm RF CMOS 공정을 이용하여 설계하였다. 설계된 다중대역 저잡음 증폭기는 1.85-2.8 GHz 주파수 범위내의 8개 대역으로 분리돼서 동작하며, 다중대역에서의 성능 최적화를 위해 증폭기 입력단에 다중 캐패시터 어레이를 이용하여 대역에 따른 조정이 되도록 하였다. 입력 신호의 변화에 따른 증폭기의 포화를 방지하기 위해 Current Steering을 이용한 바이패스 모드를 구현하였다. 설계된 저잡음 증폭기는 1.2 V의 공급 전원에서 17 mA를 소모한다. RF 성능은 PLS (Post Layout Simulation)을 통해 검증하였다. 정상상태에서 전력이득은 26 dB, 바이패스모드에서의 전력이득은 0 또는 -6.7 dB를 얻었다. 또한, 잡음지수는 1.78dB, IIP3는 최대 이득 일 때 -12.8 dBm을 가진다.

• 전자공학회논문지
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• 제49권10호
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• pp.169-177
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• 2012

재구성 가능한 널 주파수를 가진 데시메이션이 없는 2차 공간상 이동평균 필터를 제안한다. 이 필터의 계수는 샘플링 커패시터를 스위칭 함으로써 가변할 수 있다. 유연한 널 주파수를 이용하여 간섭파를 효율적으로 제거할 수 있다. 데시메이션을 하지 않으므로 샘플링 주파수가 감소하면서 발생하는 에일리어싱 문제를 피할 수 있다. 이 필터는 1에서 2까지 변하는 ${\alpha}$를 이용 하여 $1:{\alpha}:1$의 가변하는 가중치를 가지도록 설계되었다. 이것은 두 널 주파수가 fs/3~fs/2와 fs/2~ 2fs/3 범위에서 변화하는 것을 의미한다. 제안된 필터는 TSMC 0.18-${\mu}m$ CMOS 공정에서 구현되었다. 시뮬레이션을 통해 두 널 주파수가 0.38~0.49fs와 0.51~0.62fs의 범위 내에서 변화하는 결과를 얻었다.

• 한국통신학회논문지
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• 제32권1A호
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• pp.134-141
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• 2007

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.8-16
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• 2020

본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10㎛ 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970×10 ㎛2 및 248㎼이다.