This paper proposes the switched trans Z-source inverter(STZSI) which combined the characteristics of the trans Z-source inverter(TZSI) and the switched inductor Z-source inverter(SLZSI). The proposed STZSI has the same performance compared with the SLZSI which is improved the voltage boost performance of the conventional typical X-shaped ZSI, and it has advantage that circuit structure of Z-impedance network is more simple. And, in order to step up the voltage boost factor under the condition of the same duty ratio, unlike the SLZSI adding the inductors and diodes, the proposed method is dune by changing the turn ratio of trans primary winding of Z-impedance network. To confirm the validity of the proposed method, PSIM simulation and a DSP(TMS320F28335) based experiment were performed using trans with turn ratio 1 and 2 under the condition of the input DC voltage VI=50V, duty ratio D=0.1 and D=0.15. As a result, under the same input/ouput condition, the inverter arm voltage stress of the proposed method is reduced to about 15%-22% as compared with typical X-shaped ZSI, and the elements in Z-impedance network of the proposed method is reduced as compared with the SLZSI.
This paper proposes both an active-switched quasi-Z-source inverter (AS-qZSI) and an extended active-switched qZSI (EAS-qZSI), which are based on the classic qZSI. The proposed AS-qZSI adds only one active switch and one diode to the classic qZSI for increasing the voltage boost capability. Compared with other topologies based on the switched-inductor/capacitor qZSI, the proposed AS-qZSI requires fewer passive components in the impedance network under the same boost capability. Additionally, the proposed EAS-qZSI is designed by adding one inductor and three diodes to the AS-qZSI, which offers enhanced boost capability and lower voltage stress across the switches. The performances of the two proposed topologies are verified by simulation and experimental results obtained from a prototype with a 32-bit DSP built in a laboratory.
This paper presents an output arbitrator for input buffering ATM (Asynchronous Transfer Mode) switches using neural networks. To avoid blocking in ATM switches with blocking characteristics, it is required to buffer ATM cells in input buffer and to schedule them. The N$\times$N request matrix is divided into N/16 submatrices in order to get rid of internal blocking systematically in scheduling phase. The submatrices are grouped into N/4 groups, and the cells in each group are switched alternatively. As the window size of input buffer is increases, the number of input cells switched in a time slot approaches to N. The selection of nonblocking cells to be switched is done by neural network modules. N/4 neural network modules are operated simultaneously. Fast selection can be achieved by massive parallelism of neural networks. The neural networks have 4N neurons and 14N connection. The proposed method is implemented in C language, and the simulation result confirms the feasibility of this method.
본 논문은 망에 대한 유연성과 망의 성능의 효율성을 개선하기 위하여 회선 교환 위성 망에서 데이터 트래픽을 동적으로 다루는 시스템을 제안하고 제안한 시스템에 대한 성능을 분석한다. 제안한 시스템은 각 연결대한 용량 변경 요구를 동적으로 허락하기 때문에 그 연결 자체의 초기화 설정 및 연결을 해제하는 다른 별도의 알고리즘이 필요 없이 기존의 회선 교환 위성 망보다 효율적이다. 또한, 서비스 질을 결정적으로 보장함으로 망의 유연성 및 신뢰성을 높인다. 트래픽 소스는 표준 듀얼 리키 버켓에 의해 일정하게 조정된 트래픽을 사용하며, 이러한 트래픽을 이용하여 제안한 시스템의 성능을 해석적으로 분석하고, 이를 시뮬레이션을 통해 검증한다. 이러한 분석 결과는 앞으로 회선 교환 위성 망에서 프로토콜의 설계 및 구현 시 유용하게 사용될 수 있을 것으로 사료된다.
본 론문은 packet 교환 방식의 computer 통신망인 KORNET 개발에 판한 4편의 논문중 제1부로서 KORNET의 전체적인 개요와 network management center(NMC)의 개발에 관하여 기술하였다. NMC는 operator dialogue를 통하여 network내 여러 소자의 상태를 감지 하고 가입자와 network의 운용을 담당하며 routing의 관리를 담당하는등 network의 중추적 기능을 구행한다 본 KORNET의 구현에 있어서 통신 protocol은 CCITT의 권고사항을 충실히 따랐으며 NMC의 응용 software인 operator interface, prinary/secondary부, session layer차 packet level adaptor는 자체적으로 개발하였고, packet, link 및 physical level protocol은 Data Goner각사에서 개발한 XODIAC X.25를 응용하여 개발하였다.
Distributed control system architecture is adopted for I&C systems of Prototype Fast Breeder Reactor, where the geographically distributed control systems are connected to centralized servers & display stations via switched Ethernet networks. TCP/IP communication plays a significant role in the successful operations of this architecture. The communication tasks at control nodes are taken care by TCP/IP offload modules; local area switched network is realized using layer-2/3 switches, which are finally connected to network interfaces of centralized servers & display stations. Safety, security, reliability, and fault tolerance of control systems used for safety-related applications of nuclear power plants is ensured by indigenous design and qualification as per guidelines laid down by regulatory authorities. In the case of commercially available components, appropriate suitability analysis is required for getting the operation clearances from regulatory authorities. This paper details the proposed approach for the suitability analysis of TCP/IP communication nodes, including control systems at the field, network switches, and servers/display stations. Development of test platform using commercially available tools and diagnostics software engineered for control nodes/display stations are described. Each TCP link behavior with impaired packets and multiple traffic loads is described, followed by benchmarking of the network switch's routing characteristics and security features.
Recently, vital devices of the railway signaling systems have been computerized in order to ensure safe train operation. Due to this computerization, we have gradually come to need networking interfaces between these devices. Thus it is important that there be reliable communication links in the signaling systems. Network technologies are applied in the real-time industrial control system, and there are numerous studies to be carried out on the computer network technology for vital control systems such as railway signaling systems. For deploying the studies, we consider costs, reliability, safety assurance technique, compatibility, and etc. In this paper, we propose the Ethernet for railway signaling systems and also precisely describe the computer network characteristics of vital railway signaling systems. Then we demonstrate the experimental results of the proposed network algorithm, which is based on switched Ethernet technology with redundancy scheme.
In this paper, we seek to find an optimal allocation of link capacity in a data communication network. The architecture of the data communication network considered in the study is an online-service network based on public switched telephone network(PSTN) and packet switched data network(PSDN). In designing the architecture of the network, we need to deal with various measures of quality of service(QoS). Two important service measures are the call blocking probability in PSTN and the data transfer delay time in PSDN. Considering the tradeoff between the call blocking probability and the data transfer delay time in the network, we have developed the optimal link capacity allocation model that minimizes the total link cost, while guarantees the call blocking probability and the data transfer delay time within an acceptable level of QoS. This problem can be formulated as a non-linear integer programming model. We have solved the problem with tabu search and simulated annealing methods. In addition, we have analyzed the sensitivity of the model and provided the insight of the model along with computational results.
포화 경로 선정 알고리즘은 주로 전술적 응용 및 패킷 라디오 망에 유용한 경로 선정 알고리즘으로 알려져 있는데, 이유는 통화로 개설 시간이 짧고 경로 선정 테이블을 갖고 있지 않기 때문이다. 통신망 효율 면에서는 통제 메시지의 오버 해드로 인해 약점이 있기도 하다. 본 논문에서는 4개의 링크로 구성된 격자형 전술 회선 교환망에 두개의 우선 순위 음성 트래픽을 갖는 망을 고려하였다. 최소 1차 미분 길이를 갖는 경로를 이용하여 통화로 개설 시간 및 알고리즘 처리 부하를 증가 시키지 않으면서 회선망의 차단 확률을 향상 시켰다.
This paper presents a novel topology named a modified capacitor-assisted Z-source inverter (MCA-ZSI) based on the traditional ZSI. The impedance network of the proposed MCA-ZSI consists of two symmetrical cells coupled with two capacitors with an X-shape structure, and each cell has two inductors, two capacitors, and one diode. Compared with other topologies based on switched ZSI with the same number of components used at impedance network, the proposed topology provides higher boost ability, lower voltage stress across inverter switching devices, and lower capacitor voltage stress. The improved performances of the proposed topology are demonstrated in the simulation and experimental results.
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[게시일 2004년 10월 1일]
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