• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.267-270
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• 2000

In this paper, we consider the simple redundant structures with the function of hardware based active/standby control. The system includes two switch modules. The switch module is connected to a data bus, but only the active switch module has control of the data bus. The standby unit takes over the function of the active unit when the active unit failure or mode command are asserted. And this paper illustrate the high-speed router system and the overall redundant system architecture. The proposed redundant architecture for 80G Router system is verified and implemented with experiment.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.884-887
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• 2002

This paper considers a scheduling problem of routers with VOQ(Virtual Output Queue)s, where the router has an N ${\times}$N port input-queued switch and each input queue is composed of N VOQs. The objective of the paper is to develope scheduling algorithms which minimize mean tardiness under a common due date. The paper characterizes the optimal solution properties. Based upon the characterization, a integer programming is formulated for the optimal solution and two optimal solution algorithms are developed for two special cases of 2 ${\times}$2 switch and N${\times}$N switch with identical traffic.

• 대한전자공학회논문지
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• 제26권4호
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• pp.88-97
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• 1989

본 논문에서 제안하는 switch-box 배선기는 greedy poly-jog 배선기와 via 최소화기로 나누어진다. Greedy poly-jog 배선기는 Luk의 greedy swich-box 배선 알고리듬을 기본으로 하며, 수평track에 metal을 수직track에 poly-silicon을 배선하는 제한을 완화하여 필요한 경우에는 수평 track에 poly-silicon을 배선함으로써 배선영역의 수평track을 증가시키지 않고 배선할 수 있다. Via 최소화기는 배선된 wire의 각 corner를 펴거나 wire 선분을 평행이동하거나 metal을 poly-silicon 및 poly-silicon을 metal로 바꿈으로써 via와 배선길이를 줄이는 과정을 수행한다. 본 배선기는 column 방향으로 배선영역을 scan함으로써 배선을 완료하며, 시간복잡도는 O(M(N+ Nnet)) 이다. 여기서, M, N, Nnet은 각각 배선 column의 수, 배선 row의 수, net의 수이다.

• 한국컴퓨터정보학회논문지
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• 제6권1호
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• pp.74-81
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• 2001

본 논문에서는 ATM 스위치를 사용한 고속 라우터의 구조를 고찰하고 시뮬레이션을 통하여 고속ATM 라우터의 성능을 분석하였다. ATM 스위치를 사용한 고속 ATM 라우터는 플로우(flow)로 정의된 패킷에 대하여 라우터의 처리과정을 생략하고 ATM 스위치를 사용하여 IP 패킷을 처리하기 때문에 라우터의 부하를 줄일 수 있다. 성능 분석을 위한 시뮬레이션에서는 고속 ATM 라우터의 성능 파리미터인 라우팅 시간(routing time: RT), 플로우 테이블 크기 (flow table size : FS), 플로우 리스트 유지시간(flow live time: FT)과 입력 회선 효율을 변화시키면서 라우터의 버퍼 크기를 고찰하였다. 본 논문의 결과는 네트워크를 Upgrade 하거나 ATM 스위치를 이용하여 고속 ATM 라우터를 구현할 때 장비의 적합성을 분석할 수 있는 자료로 사용될 수 있다.

• 한국정보과학회논문지:정보통신
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• 제32권2호
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• pp.244-253
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• 2005

본 논문에서는, n개의 입출력 포트를 가진 스위치로 구성된 스위치 라우터의 성능 예측 모형을 제안하고, 스위치에 장착된 버퍼의 개수 증가에 따른 성능 향상 추이를 분석하였다. Buffered 스위치기법은 크로스바 스위치 내부의 데이타 충돌 문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져 있다. 제안한 성능 예측 모형은 먼저 네트워크 내부임의 스위치 입력 단에 유입되는 데이타 패킷이 스위치 내부에서 전송되는 유형을 확률적으로 분석하여 수립되었다. 제안한 모형은 스위치에 장착된 버퍼의 개수와 무관하게 출력 버퍼를 장착한 스위치의 성능, 즉 네트워크 성능 평가의 두 가지 주요 요소인 네트워크 정상상태 처리율(Normalized Throughput, NT)과 네트워크 지연시간(Network Delay)의 예측이 가능하고, 나아가서 이들로 구성된 네트워크의 성능 분석에 적용이 용이하다. 제안한 수학적 성능 분석 연구의 실효성 검증을 위하여 병행된 시뮬레이션 결과는 상호 미세한 오차 범위 내에서 모형의 예측 데이타와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다. 또한, 분석 결과 스위치 내부에 많은 버퍼를 장착할수록 정상상태 처리율의 증가율은 감소하고, 네트워크 지연시간은 증가하는 것으로 나타났다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.289-440
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• 1998

This paper describes an interconnection network structure which transports information among processors through a high speed ATM switch. To efficiently use the high speed ATM switch for the message-based multiprocessor, we implemented the cell router that performs multiplexing and demultiplexing of cells from/to processors. In this system, we use the expanded internal cell format including 3bytes for switch routing information. This interconnection network has 3 stage routing strategies: ATM switch routing using switch routing information, cell router routing using a virtual path identifier (VPI) and cell reassembly routing using a virtual channel indentifier (VCI). The interconnection network consists of the NxN folded switch and N cell routers with the M processor interface. Therefore, the maximum number of NxM processors can be interconnected for message communication. This interconnection network using the ATM switch makes a significant improvement in terms of message passing latency and scalability. Additionally, we evaluated the transmission overhead in this interconnection network using ATM switch.

• 한국통신학회논문지
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• 제37권2B호
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• pp.130-137
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• 2012

본 논문은 백본 망에서 발생하는 에너지를 절감하기 위하여 LPI(Low Power Idle)를 이용하는 OBS 코어 및 에지 라우터 구조를 제안하고 이를 평가한다. 제안한 LPI를 이용하는 코어 라우터는 코어 라우터 라인 카드와 BCP 스위치, 버스트 스위치, 스위치 제어기 및 LPI 기능을 위한 Sleep/Wake 제어기로 구성된다. 망 부하가 낮을 때 네트워크 제어 패킷을 수신한 Sleep/Wake 제어기는 코어 라우터 라인 카드의 수면/활성 상태를 제어함으로써 에너지를 절감 할 수 있다. 에지 라우터는 액세스 라인 카드 스위치, SCU 그리고 OBS 에지 라우터 라인 카드로 구성된다. 에지 라우터에서 LPI 기능은 네트워크 수준 제어를 통하여 에지 라우터 라인 카드 개별적으로 수행되며 버스트를 생성하는 동안 에지 라우터 라인 카드의 PHY/Transceiver를 수면 상태로 천이시킴으로서 에너지 절감을 할 수 있다. 제안된 코어 및 에지 라우터 구조의 에너지 절감 성능 평가를 위하여 본 논문에서는 제안된 라우터 구조의 전력 소모율을 비교/분석하였으며, OPNET을 이용한 시뮬레이션을 수행하여 코어 라우터와 에지 라우터 라인 카드의 PHY/Transceiver의 수면시간 관점에서 코어 및 에지 라우터의 에너지 절감 성능을 평가하였다.

• 한국정보처리학회논문지
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• 제6권10호
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• pp.2764-2771
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• 1999

ATM은 높은 처리 능력, 대역 확장, 그리고 다중 서비스 트래픽을 지원할 수 있는 능력 때문에 최근 주목을 받아 왔다 그러나 그 동안 네트워킹 프로토콜이 대부분 비연결형인 것에 반해 ATM은 연결 지향적이다 ATM에서 현재 서비스를 제공하기 위한 대안은 라우탱 기능을 제공하는 스위칭 하드헤어를 적용한 라우터이다 본 논문에서는, 스위치를 이용한 라우터를 설명하고 성능을 시뮬레이션 하였다 시뮬레이션 결과, 라우팅 지연은 플로우 개수에 따라 증가하였다 플로우 채널-유지 시간이 30,000 셀-시간일 때 셀 지연은 가장 적었다. 회선 효율은 플로우 설정 시간이 20 30 셀-시간일 때 급격히 증가하였다. 이 시뮬레이션 결과는 ATM 스위치를 이용한 라우터의 성능을 예측하기 위하여 사용될 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.445-448
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• 2000

This paper considers a scheduling algorithm for high-speed routers, where the router has an N x N port input-queued switch and the input queues are composed of N VOQ(Virtual Output Queue)s at each input port. The major concern of the paper is on the scheduling mechanism for the router. The paper discusses the preferred levels of the performance measures and then develope a non-linear mixed integer programming. Additionally, the paper suggests a heuristic scheduling algorithm for efficient and effective switching.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.869-872
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• 2005

In this paper we present a switch wrapper for an AMBA AXI, which is an efficient on-chip-network interface compared to bus-based interfaces in a multiprocessor SoC. The AXI uses an idea of NoC to provide the increasing demands on communication bandwidth within a single chip. A switch wrapper for AXI is located between a interconnection network and two IPs connecting them together. It carries out a mode of routing to interconnection network and executes protocol conversions to provide compatibility in IP reuse. A switch wrapper consists of a direct router, AHB-AXI converters, interface modules and a controller modules. We propose the design of a all-in-one type switch wrapper.