• 한국통신학회논문지
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• 제22권6호
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• pp.1148-1159
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• 1997

In the broadband integrated service digital networks (B-ISDN), ATM switches hould be abld to accommodate diverse types of applications ith different traffic characteristics and quality ddo services (QOS). Thus, in order to increase the utilization of switches and satisfy the QOS's of each traffic type, some types of priority control schemes are needed in ATM switches. In this paper, a nonblocking input and output queueing ATm switch with capacity C is considered in which two classes of traffics with different loss probability constraints are admitted. 'Partial push-out' algorithm is suggested as a loss priority control schemes, and the performance of this algorithm is analyzed when this is adopted in input buffers of the switch. The quque length distribution of input buffers and loss probabilities of each traffic are obtained using a matrix-geometric solution method. Numerical analysis and simulation indicate that the utilization of the switch with partial push-out algorithm satisfying the QOS's of each traffic is much higher than that of the switch without control. Also, the required buffer size is reduced while satisfying the same QOS's.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.122-125
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• 1999

In this paper, we propose a new architecture of the Banyan switch for a high speed networking and the high speed parallel computer. The proposed switching network with a remodeled architecture is a newly modified Banyan network with eight input and output pots, respectively. We have analysed the maximum throughput of the revised switch. Our analyses has shown that under the uniform random traffic load, the FIFO discipline is limited to 70％. Therefore the result of the analyses shows that the results of the networking simulation with the new switch are feasible and if we adopt such as new architecture of the revised model of the Banyan switch, the hardware complexity can be reduced. The FIFO discipline has increased about 11% when we compare the switching system with the input buffer system. We have designed and verified the new switching system in VHDL.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.537-540
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• 2000

In this paper, we propose and design new architecture of the modified Banyan switch for a high speed networking and the high speed parallel computer. The proposed switching network with a remodeled architecture is a newly modified Banyan network with eight input and output ports. The switch scheme is that two packets may arrive on different inputs destined for the same output. We have analyzed the maximum throughput of the revised switch. The result of the analyses shows good agreement simulation and if we adopt such architecture of the revised model of the Banyan switch, the hardware complexity can be reduced. The FIFO discipline has increased about lloio when we compare the switching system with the input buffer system. We have designed and verified the switching system in VHDL.

• 인터넷정보학회논문지
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• 제9권2호
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• pp.15-23
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• 2008

본 논문에서는 고효율을 유지하며 QoS를 보장하는 새로운 구조의 다중 입출력 버퍼링 방식의 스위치와 이 스위치에서 사용되는 새로운 중재 알고리즘인 Anti-Empty 알고리즘을 제안한다. 새로운 스위치 구조는 MIQ와 MOQ를 기본으로 하여 외부회선 속도와 동일한 속도를 가지는 버퍼를 사용하는 구조로 설계되었으며 기존 방식의 단점을 제거하고 QoS를 지원하기 위해 MOQ의 동작 방법에 새로운 방식을 도입하였다. 이로서 스위치 전체의 수율과 지연 등의 성능이 고 효율의 출력 버퍼형 스위치와 동일하면서 셀 손실이 없는 QoS를 지원하는 고속 스위칭을 보장한다.

• 한국정보과학회논문지:정보통신
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• 제30권3호
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• pp.416-423
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• 2003

본 논문에서는 버퍼를 공유하는 패킷 교환기의 연속 시간 큐잉 모델을 제시하고 큐 길이 확률 분포를 구하는 근사 계산 알고리즘을 제안한다. N 개의 입력 프로세스는 상호 이질적인 버스트 특성을 갖는다. 입력 프로세스는 계차-2 콕시안 분포로서 모형화하며 서버의 서비스 시간은 계차-r 얼랑 분포로서 모형화한다. 근사 알고리즘은 통합된 상태 변수를 사용하여 큐잉 시스템을 표현한다. 먼저 N개의 입력프로세스는 하나의 통합된 상태 변수로 나타내며 큐잉 시스템은 서브 시스템으로 분해하고 이것을 통합된 상태 변수로 나타낸다. 그리고 이러한 통합된 상태 변수를 사용하여 반복적인 방법에 의해서 상태 방정식의 해를 유도한다. 근사 알고리즘의 타당성은 시뮬레이션을 통해서 검증한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.630-632
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• 1998

본 논문에서는, Multi[le-Buffered a$\times$a Crossbar 수위치의 성능 분석 모형을 제안하고 스위치에 장착된 buffer 의 개수의 중가에 다른 성능 향상 추이를 분석하였다. buffered스위치 기법은 다수 데이터 패킷을 동시에 전송할 때 네트웍에서 발생되는 충돌문제를 효과적으로 해결할 수 있는 방법으로 널리 알려져있다. 제안된 성능 예측 모형은 스위치 입력 단에 유입되는 데이터 패킷이 buffered 스위치 내부에서 전송되는 유형을 확률적으로 분석하여 수립되었다. 모형의 수학적 복잡도 해결을 위하여 확률 식 유도 과정 등에 steady state 개념을 도입하였다. 제안한 모형은 스위치 크기 및 스위치에 장착된 buffer의 개수와 무관하게 buffered a$\times$a 크로스바 스위치의 성능 예측을 가능케 하고, 나아가서 이들로 구성된 다층 연결 망의 성능 분석에 확대 적용이 가능하다. 제안한 수학적 성능 분석 연구는 실효성 검증을 위하여 병행된 시뮬레이션 결과는 미세한 오차 범위 내에서 모형의 예측 데이터와 일치하는 결과를 보여 분석 모형의 타당성을 입증하였다. 또한, 분석 결과 스위치에 소수의 버퍼를 장착했을 때, throughput이 크게 증가하지만, 네 개 이상의 버퍼를 장착되는 버퍼의 개수가 네 개 정도일 경우 가격 대 성능비가 우수한 것으로 추론되었다.

• 전기전자학회논문지
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• 제2권1호
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• pp.68-75
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• 1998

The Asynchronous Transfer Mode(ATM) networks are being adopted as backbones over various parts of Internet. Also, TCP is one of the most widespread transport protocols, nowadays. It can be used with ATM. But, TCP shows poor end-to-end performance on ATM networks. Effective throughput of TCP over ATM can be quite low when cells are dropped at the congested ATM switch. The low throughput is due to wasted bandwidth as congested link transmits cells from corrupted packets. This paper examines the behavior of TCP over ATM-UBR using EPD switch in a broadband environment. With a threshold close to the buffer size, the buffer can be used more efficiently, but more drops and retransmission occurs. If the threshold is much less than buffer size, efficient is not good, but few drops can happen. Therefore, decision of the threshold is important.

• 정보처리학회논문지A
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• 제18A권1호
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• pp.25-32
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• 2011

최근, 공유버스 구조의 한계를 극복하기 위하여 NoC가 활발하게 연구되고 있다. 본 논문에서는 NoC 구조의 통신 효율을 향상시키기 위해, 컴퓨터 네트워크의 프록시 서버와 유사한 역할을 하는 버퍼를 사용한 NoC 구조를 제안한다. 제안된 NoC 구조에서 매스터가 슬레이브와 직접 통신하기 어려울 때마다 매스터를 대신하여 슬레이브와 통신할 수 있는 프록시 서버와 통신한다. NoC에서 제안된 방식을 사용하면 통신 채널의 속도를 높이고 대역폭을 늘릴 수 있다. 실험 결과로부터, 패킷을 스위치 버퍼에 머무르게 하지 않고 프록시 서버에 보냄으로써 전반적인 통신효율이 크게 향상됨을 확인하였다.

• 대한전자공학회논문지TC
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• 제41권9호
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• pp.73-80
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• 2004

본 논문에서는, 고성능 결함 감내 셀 스위치인, 사이클릭 벤얀 망의 셀 순서의 무결성 문제를 해결하기 위한 셀 재배열 버퍼를 제시한다. 사이클릭 벤얀 스위치는, 편향 자기 경로제어를 사용하여, 입력 정합과 출력 정합 사이에 다중 경로들을 제공함으로써, 높은 신뢰성을 제공하고, 스위치의 내부 링크들의 혼잡 문제를 해결한다. 그런데, 이러한 다중 경로들은 길이가 서로 다를 수 있다 따라서 셀들이 입력 정합에 도착한 순서와 다르게 출력 정합에 도달할 수 있다. 제안된 셀 재배열 버퍼는 이러한 셀 순서의 무결성 문제를 해결하는 일종의 하드웨어 슬라이딩 윈도우 메커니즘이다. 본 장치 구성의 주요 비용은 슬라이딩 윈도우를 구성하는 하드웨어 비용이다. 따라서 필요한 슬라이딩 윈도우의 크기를 계산하기 위해서, 비균일 주소 분포를 가진 트래픽 부하 하에서 스위치를 시뮬레이션하여, 셀들이 스위치를 통과할 때 발생하는 지연 분포를 분석을 하였다. 이 분석을 통하여, 적은 양의 범용 메모리와 제어 논리를 사용하여, 셀 순서의 무결성 문제를 해결하는 셀 재배열 버퍼를 만들 수 있다는 사실을 밝혔다. 본 논문에서 제시한 셀 재배열 버퍼는 다른 다중 경로 스위칭 망들을 위해서도 사용될 수 있다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.1910-1916
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• 1999

본 논문은 버스트 트래픽 특성을 갖는 ATM 망에서 입력 버퍼 제어형 ATM 스위치의 서비스 률 및 성능 문제점을 해결하기 위해 임의의 시간 간격을 갖고 입력되는 입력 트래픽의 전단에, 셀 다중화기를 두어 셀 들을 다중 분리하고 각 셀 들의 도착 시간 간격과 처리 요구 시간(due time)을“표기(marking)”하여 각각의 입력 버퍼로 전송하고, 서버는 각 입력 버퍼의 헤더에 있는 셀 도착 시간 간격과 셀 들의 처리 요구 시간을 비교하여 처리 요구 시간이 가장 작은 값을 가지는 셀을 우선 처리하여 전송토록 하였다. 이렇게 함으로써 실 시간적으로 빠르게 전송되어야 하는 셀 들을 비 실 시간적으로 전송되어도 되는 셀 보다 먼저 전송하여 셀 처리 시간을 보장하고, 지연에 민감한 트래픽을 우선 처리함으로서 CBR 및 VBR의 트래픽 특성을 만족토록 하였다. 이러한 셀 처리 요구 시간 및 우선 순위를 고려한 ATM 스위치의 성능을 분석하기 위해서 각 출력 포트당 4개의 가상 버퍼를 설정하고 각각의 버퍼에 ATM Forum에서 권고하는 CBR/rt-VBR(셀 손실 및 지여 우선순위), nrt-VBR(셀 손실 우선순위), ABR(셀 지연 우선순위) 및 UBR(하위순위) 트래픽 특성에 따?, 셀의 도착 시간과 셀 처리 요구 시간을 다르게 부과하여 최적의 서비스 파라메타 값을 도출하고 각각의 트래픽 특성에 따른 서비스를 분석하였다.