• 한국멀티미디어학회논문지
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• 제25권6호
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• pp.793-806
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• 2022

As the IMO introduced MASS (Maritime Autonomous Surface Ships), ISO(International Organization for Standardization) announced ISO 19847 of a maritime data sharing standard for collecting and remotely managing data of ship systems. Previous literature evaluated the risk using HAZOP for ISO 19847 and proved that risk assessment is useful through experiments. However, redundancy of ISO 19847 ship data server which is one of the risk reduction method suggested in previous literature, was designed but couldn't tested due to the limitations of the conditions. So, in this study, to prove the usefulness of the ship data server redundancy of ISO 19847 which was not tested in previous literature. It based on the design of previous literature, and the network of ship data servers was modeled using the SES/DEVS format and simulated using the DEVS# open source library.

• ETRI Journal
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• 제27권5호
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• pp.557-562
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• 2005

Low-density parity-check (LDPC) codes have recently emerged due to their excellent performance. However, the parity check (H) matrices of the previous works are not adequate for hardware implementation of encoders or decoders. This paper proposes a hybrid parity check matrix which is efficient in hardware implementation of both decoders and encoders. The hybrid H-matrices are constructed so that both the semi-random technique and the partly parallel structure can be applied to design encoders and decoders. Using the proposed methods, the implementation of encoders can become practical while keeping the hardware complexity of the partly parallel decoder structures. An encoder and a decoder are designed using Verilog-HDL and are synthesized using a $0.35 {\mu}m$ CMOS standard cell library.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.91-94
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 프로세서는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 33,218 게이트로 구현되어 640 Mbps@100 MHz의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.913-916
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• 2009

본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.255-266
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• 2015

In this paper, a low-complexity and low-power soft output multiple input multiple output (MIMO) symbol detector is proposed for mobile devices with two transmit and two receive antennas. The proposed symbol detector can support both the spatial multiplexing mode and spatial diversity mode in single hardware and shows the optimal maximum likelihood (ML) performance. By applying a multi-stage pipeline structure and using a complex multiplier based on the polar-coordinate, the complexity of the proposed architecture is dramatically decreased. Also, by applying a clock-gating scheme to the internal modules for MIMO modes, the power consumption is also reduced. The proposed symbol detector was designed using a hardware description language (HDL) and implemented using a 65nm CMOS standard cell library. With the proposed architecture, the proposed MIMO detector takes up an area of approximately $0.31mm^2$ with 183K equivalent gates and achieves a 150Mbps throughput. Also, the power estimation results show that the proposed MIMO detector can reduce the power consumption by a maximum of 85% for the various test cases.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.52-60
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• 2008

디블록킹 필터는 H.264/AVC의 디코딩 과정에서 생기는 블록 왜곡 현상을 없애주고 압축율을 높여준다. 하지만 디블록킹 필터는 디코더에서 1/3의 계산 량을 차지할 만큼 계산 량이 많아 이를 위한 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 적절한 메모리 구조를 사용하여 데이터의 재사용을 높이고, 두 개의 필터를 사용하여 성능을 개선한 디블록킹 필터의 구조를 제안한다. 제안된 구조는 적은 초기화 클럭 이후 두 개의 필터가 동시에 동작하여 데이터가 준비되는 대로 필터링을 수행하여 처리량을 높이고, 외부메모리의 참조를 최소화한다. 제안된 구조는 하나의 매크로블록을 필터링하는 데에 96클럭이 소요되며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 200MHz이다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.40-47
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• 2006

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 곱셈의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 곱셈기를 제안한다. 제안된 유한체 곱셈기는 표준기저 방식을 사용하였으며 수학적 정리를 통해 보다 효율적인 알고리즘을 제안하고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 곱셈기 및 직렬 곱셈기, 시스톨릭 곱셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 곱셈기를 설계하였으며, 하이닉스 $0.35{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.39-48
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• 2005

본 논문은 통신 시스템에서 요구하는 다양한 연산과 고속의 동작을 수행할 수 있는 재구성 가능 코프로세서를 제안하였다. 제안된 재구성 가능 코프로세서는 스크램블링, 인터리빙, 길쌈부호화, 비터비 디코딩, FFT 등과 같은 통신 시스템에 필수적인 연산 동작을 쉽게 구현할 수 있는 특징을 가진다. 제안된 재구성 가능 코프로세서는 VHDL로 설계하여 SEC 0.18$\mu$m 표준셀 라이브러리를 이용해 합성하였으며, 총 35,000 게이트에 3.84ns의 최대 동작 속도를 보였다. 제안된 코프로세서에 대한 성능검증 결과 IEEE 802.11a WLAN 표준에 대해 기존 DSP에 비해서 FFT 연산과 Complex MAC의 경우 약 $33\%$, 비터비 디코딩의 경우 약 $37\%$, 스크램블링 및 길쌈부호화의 경우 약 $48\%\~84\%$의 연산 사이클 감소를 확인하였으며 다양한 통신 알고리즘에 대해 기존 DSP보다 우수한 성능을 나타내었다.

• Journal of Advanced Marine Engineering and Technology
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• 제40권10호
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• pp.906-915
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• 2016

In this study, a network monitoring system, including a secure 460-Network and a 460-Gateway, is designed and developed according with the requirements of the IEC (International Electro-Technical Commission) 61162-460 network standard for the safety and security of networks on board ships. At present, internal or external unauthorized access to or malicious attack on a ship's on board systems are possible threats to the safe operation of a ship's network. To secure the ship's network, a 460-Network was designed and implemented by using a 460-Switch, 460-Nodes, and a 460-Gateway that contains firewalls and a DMZ (Demilitarized Zone) with various application servers. In addition, a 460-firewall was used to block all traffic from unauthorized networks. 460-NMS (Network Monitoring System) is a network-monitoring software application that was developed by using an simple network management protocol (SNMP) SharpNet library with the .Net 4.5 framework and a backhand SQLite database management system, which is used to manage network information. 460-NMS receives network information from a 460-Switch by utilizing SNMP, SNMP Trap, and Syslog. 460-NMS monitors the 460-Network load, traffic flow, current network status, network failure, and unknown devices connected to the network. It notifies the network administrator via alarms, notifications, or warnings in case any network problem occurs. Once developed, 460-NMS was tested both in a laboratory environment and for a real ship network that had been installed by the manufacturer and was confirmed to comply with the IEC 61162-460 requirements. Network safety and security issues onboard ships could be solved by designing a secure 460-Network along with a 460-Gateway and by constantly monitoring the 460-Network according to the requirements of the IEC 61162-460 network standard.