• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.280-283
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• 2004

This paper discribes the design concept, fabrication process and measuring result of 2.5kV Gate Commutated Thyristor devices. Integrated gate commutated thyristors(IGCTs) is the new power semiconductor device used for high power inverter, converter, static var compensator(SVC) etc. Most of the ordinary GTOs(gate turn-off thyristors) are designed as non-punch-through(NPT) concept; i.e. the electric field is reduced to zero within the N-base region. In this paper, we propose transparent anode structure for fast turn-off characteristics. And also, to reach high breakdown voltage, we used 2-stage bevel structure. Bevel angle is very important for high power devices, such as thyristor structure devices. For cathode topology, we designed 430 cathode fingers. Each finger has designed $200{\mu}m$ width and $2600{\mu}m$ length. The breakdown voltage between cathode and anode contact of this fabricated GCT device is 2,715V.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2002년도 금형가공 심포지엄
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• pp.125-131
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• 2002

Surface defects in injection molded parts are due to the unsteady flow of polymer melt which are related to the geometries of cavity and gate, the operational conditions of injection and the rheological properties of polymer. In this study we have examined jetting phenomena in injection molding process for three kinds of PCs which have different molecular weight and structure, PBT and PC/ABS alloy with several injection speeds. We have used various cavity shapes that are tensile, flexural and impact test specimens with various gate and cavity thicknesses. Through this study we have observed that the formation of surface defect associated with jetting during filling stage in injection molding is strongly related to die swell. This means that the jetting is strongly affected by the elastic property rather than the viscous property in viscoelastic characteristics of molten polymer. Large die swell would eliminate jetting however, the retardation of die swell would stimulate jetting. In the point of mold design, reducing the thickness ratio of cavity to gate can reduce or eliminate jetting and associated surface defects regardless of magnitude of elastic property. It also enlarges process window that can produce steady flow of polymer melt in injection molding.

• ETRI Journal
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• 제33권3호
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• pp.462-465
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• 2011

A millimeter-wave (mm-wave) high-linear low-noise amplifier (LNA) is presented using a 0.18 ${\mu}m$ standard CMOS process. To improve the linearity of mm-wave LNAs, we adopted the multiple-gate transistor (MGTR) topology used in the low frequency range. By using an MGTR having a different gate-source bias at the last stage of LNAs, third-order input intercept point (IIP3) and 1-dB gain compression point ($P_{1dB}$) increase by 4.85 dBm and 4 dBm, respectively, without noise figure (NF) degradation. At 33 GHz, the proposed LNAs represent 9.5 dB gain, 7.13 dB NF, and 6.25 dBm IIP3.

• 폴리머
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• 제24권4호
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• pp.545-555
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• 2000

사출성형에서 수지의 불안정한 흐름에 의해 성형품에 표면결함이 발생되는데 이는 gate의 치수, 운전조건 그리고 고분자 용융물의 유변학적 성질과 밀접한 관련이 있다. 본 연구에서는 PC, PBT, 그리고 PC/ABS alloy에 대해 다양한 사출속도에서 성형품의 표면결함의 형성에 대해서 조사하였다. 표면결함의 형성을 조사하기 위해 여러 가지 cavity 모양, 즉 기계적 물성 측정에 쓰이는 인장, 굴곡 그리고 충격시편의 형상을 이용하여 이들의 cavity와 gate의 두께를 다양하게 하여 실험하였다. 본 연구를 통해 사출성형의 충진 과정에서 letting에 의한 표면결함은 die swell과 die swell의 지연에 크게 영향을 받음을 관찰할 수 있었다. 큰 die swell은 jetting을 없애는데 유리하나 die swell의 지연이 커지면 jetting을 촉진시킨다. Cavity와 gate의 두께 비를 작게 하면 수지의 종류에 관계없이 jetting과 표면결함을 줄이거나 없앨 수 있다. 또한 작은 두께비는 사출성형에서 고분자 용융물의 안정된 흐름을 유지시키기 위할 작업 조건들의 선택의 폭을 넓게 하여 준다.

• 소성∙가공
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• 제6권6호
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• pp.489-499
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• 1997

The injection molding process is analyzed to get the information on the mold design parameters and the optimum process conditions for automotive plastic front fender. The gate position, runner size and cooling channel are determined by the estimation of the flow balance, packing time, uniform cooling and shrinkage and warpage in the injection molding analyses. The procedure can be used in the mold design in the early stage when developing plastic parts.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1997년도 추계학술대회 논문집
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• pp.97-100
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• 1997

In order to predict the moldability of a injection molded part, a simulation of filling is needed. Especially when short shot is predicted by CAE simulation in the filling stage, there are mainly three ways to solve the problem. Modification of gate and runner, replacement of plastic resin, and adjustment of process conditions are the main ways. Among them, adjustment of process conditions is the most economic way in the cost and time since the mold doesn\\`t need t be modified at all. But it is difficult to adjust the process conditions appropriately in no times since it requires an empirical knowledge of injection molding. In this paper, a fuzzy neural network(FNN) based upon injection molding process is proposed to evaluate moldability in filling stage and also to solve the problem in case of short shot. An adequate mold temperature is generated through the fuzzy neural network where fill time and melt temperature are taken into considerations because process conditions affect each other.

• 전자공학회논문지
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• 제50권4호
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• pp.35-42
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• 2013

본 논문에서는 3차원 소자 시뮬레이터인 Sentaurus를 사용하여, spacer 및 selective epitaxial growth (SEG) 구조 등 공정적 요소를 고려한 22 nm 급 FinFET 구조에서 레이아웃에 따른 DC 및 AC 특성을 추출하여 아날로그 성능을 평가하고 개선방법을 제안한다. Fin이 1개인 FinFET에서 spacer 및 SEG 구조를 고려할 경우 구동전류는 증가하지만 아날로그 성능지표인 unity gain frequency는 total gate capacitance가 dominant하게 영향을 주기 때문에 동작 전압 영역에서 약 19.4 % 저하되는 것을 알 수 있었다. 구동전류가 큰 소자인 multi-fin FinFET에서 공정적 요소를 고려하지 않을 경우, 1-finger 구조를 2-finger로 바꾸면 아날로그 성능이 약 10 % 정도 개선되는 것으로 보이나, 공정적 요소를 고려 할 경우 multi-finger 구조의 게이트 연결방식을 최적화 및 gate 구조를 최적화 해야만 이상적인 아날로그 성능을 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.92-97
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• 2009

저 전력 소모는 의료용 이식 장치에서 매우 중요한 요소가 된다. 본 논문에 제안된 이식형 심장 박동 조절기의 감지 단에 필요한 저 전력 4차 Gm-C 필터는 다단 증폭 단으로 구현 되었다. 매우 큰 시상수를 구현하기 위해서 전류 분할 및 플로팅-게이트 기법이 적용된 OTA가 사용되었다. 측정 결과, 필터는 50 dB의 SFDR을 가지며, $1.8{\mu}$, W의 전력이 소모되었다. 전원 전압은 1.5 V가 공급되었고, 코어는 $2.4\;mm{\times}1.3\;mm$의 실리콘 면적을 차지한다. 제안된 필터는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작되었다.

• Journal of electromagnetic engineering and science
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• 제14권2호
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• pp.68-73
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• 2014

A linear stacked field-effect transistor (FET) power amplifier (PA) is implemented using a $0.18-{\mu}m$ silicon-on-insulator CMOS process for W-CDMA handset applications. Phase distortion by the nonlinear gate-source capacitance ($C_{gs}$) of the common-source transistor, which is one of the major nonlinear sources for intermodulation distortion, is compensated by employing a PMOS linearizer with improved AM-PM. The linearizer is used at the gate of the driver-stage instead of main-stage transistor, thereby avoiding excessive capacitance loading while compensating the AM-PM distortions of both stages. The fabricated 836.5 MHz linear PA module shows an adjacent channel leakage ratio better than -40 dBc up to the rated linear output power of 27.1 dBm, and power-added efficiency of 45.6% at 27.1 dBm without digital pre-distortion.

• 대한전자공학회논문지
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• 제21권5호
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• pp.46-54
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• 1984

3μm 게이트 길이를 가지는 n-well CMOS 공정이 개발되었고 이의 응용 가능성을 검토하였다. Thres-hold 전압은 이온주입으로 쉽게 조절할 수 있으며, 3μm 채널 길이에서 short 채널 효과는 무시할 수 있다. Contact 저항에 있어서 Al-n+ 저항값이 커서 VLSI 소자의 제작에 장애 요인이 될 것으로 보인다. CMOS inverter의 transfer 특성은 양호하며, (W/L) /(W/L) =(10/5)/(5/5)인 89단의 ring oscillator로부터 구한 게이트당 전달 지연 시간은 3.4nsec 정도이다. 본 공정의 설계 규칙에서 n-well과 p-substrate에 수 mA의 전류가 흐를 때 latch-up이 일어나며, well 농도와 n+소오스-well간의 간격에 크게 영향을 받는다. 따라서 공정과 설계 규칙의 변화에 따른 latch-up 특성에 집중적인 연구가 필요할 것으로 사료된다.