• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2004년도 Proceedings of ISRS 2004
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• pp.475-478
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• 2004

The DCSU performs satellite payload data acquisition and storage functions before sending the data to the ground station. While imaging, the DCSU makes a file per each input channel and store into memory stack. For the successful imaging mission, proper DCSU mission parameters should be uploaded before the mission such as file name, file size, output channel for the download transmission and so on. This paper will describe the DCSU recording mechanism and some notices that might be helpful for the ground operators.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.3-17
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• 2003

.Package Trend -> Memory : Lighter, Thinner, Smaller & High Density => SiP, 3D Stack -> MPU : High Pin Counts & Multi-functional => FCBGA .Interposer Trend -> Via - Unfilled Via => Filled Via - Staggered Via => Stacked Via -> Emergence of All-layer Build-up Processes -> Interposer Material Requirement => Low CTE, Low $D_{k}$, Low $D_{f}$, Halogen-free .New Technology Concept -> Embedded Passives, Imprint, MLTS, BBUL etc.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.173-174
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• 2007

Through Silicon Via ( TSV)는 향후3D integration devices (CMOS image sensors) 와 보다 더 직접화되고 진보된 memory stack에 기여 할 것이다. 이는 한층 더 진보된 microprocessors system 을 구축 하리라 본다. 해서 본문은 TSV plasma etching processing 소개와 특히 Bosch process에 대한 개선 방법을 제시하고자 한다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2004년도 춘계학술발표대회논문집
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• pp.358-361
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• 2004

자바 카드 기술이 나온지 약 8년 정도가 되었다 그간 많은 업체들과 연구원들에 의해 현재까지 자바 카드 기술이 많이 향상되어 왔다. 본 논문에서 제안하는 개발 도구는 계속해서 발전해가는 자바 카드 기술개발에 도움이 되고자 자바 카드 내부 스택에 들어있는 바이트 코드를 비주얼하게 접근 가능하도록 해준다. 이러한 이점이 off-Card영역에서 CAP 파일을 직접 이진 코드로 분석하는 것 보다 조금 더 빠르게 분석이 될 수 있게 하기 때문에 자바 카드 프로그램 개발에 있어서 개발자들에게 많은 도움이 될 것이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.160-160
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• 2003

This paper describes some of the key issues associated with the patterning of metal electrodes of sub-micron (especially at the critical dimension (CD) of 0.15 $\mu\textrm{m}$) dynamic random access memory (DRAM) devices. Due to reactive ion etching (RIE) lag, the Pt etch rate decreased drastically below the CD of 0.20 $\mu\textrm{m}$ and thus the storage node electrode with the CD of 0.15 $\mu\textrm{m}$ could not be fabricated using the Pt electrodes. Accordingly, we have proposed novel techniques to surmount the above difficulties. The Ru electrode for the stack-type structure is introduced and alternative schemes based on the introduction of the concave-type structure using Pt or Ru as an electrode material are outlined.

• Journal of Magnetics
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• 제16권4호
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• pp.328-331
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• 2011

Here, we describe a dual spin valve structure with distinct switching fields for two pinned layers. A device with this structure has a staircase of three distinct magnetoresistive states. The multiple resistance states are achieved by controlling the exchange coupling between two ferromagnetic pinned layers and two adjacent anti-ferromagnetic pinning layers. The maximum magnetoresistance ratio is 7.9% for the current-perpendicular-to-plane and 7.2% for the current-in-plane geometries, with intermediate magnetoresistance ratios of 3.9% and 3.3%, respectively. The requirements for using this exchange-biased stack as a three-state memory device are also discussed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.68-73
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• 2006

We propose a damascene gate FinFET with Si nanocrystals implemented on bulk silicon wafer for low voltage flash memory device. The use of optimized SRON (Silicon-Rich Oxynitride) process allows a high degree of control of the Si excess in the oxide. The FinFET with Si nanocrystals shows high program/erase (P/E) speed, large $V_{TH}$ shifts over 2.5V at 12V/$10{\mu}s$ for program and -12V/1ms for erase, good retention time, and acceptable endurance characteristics. Si nanocrystal memory with damascene gate FinFET is a solution of gate stack and voltage scaling for future generations of flash memory device. Index Terms-FinFET, Si-nanocrystal, SRON(Si-Rich Oxynitride), flash memory device.

• 한국인터넷방송통신학회논문지
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• 제23권3호
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• pp.107-111
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• 2023

저널링 기법은 파일시스템을 크래쉬 상황으로부터 보호하여 일관성 있는 상태로 유지하기 위해 널리 사용되고 있다. 한편, 기존의 저널링 기법들은 하드디스크와 같은 블록 스토리지를 위해 설계되었기 때문에 바이트 단위 접근이 가능한 영속 메모리 상에서의 저널링에 활용하기에는 비효율적이다. 본 논문은 크래쉬 상황으로부터 파일시스템의 일관성이 깨어지는 것을 방지하는 기능을 가진 메타데이터 저널링 기법을 인메모리 파일시스템에 기반해 설계하는 방법을 제안한다. 제안하는 기법은 바이트 단위 접근이 가능한 메모리 미디어의 특성을 활용하여 저널링이 발생시키는 많은 쓰기량을 줄일뿐 아니라 입출력 시 통과해야 하는 무거운 소프트웨어 스택을 제거하는 장점을 가진다. IOzone 벤치마크를 이용한 성능 측정 실험을 통해 제안하는 저널링 기법이 Ext4의 저널링과 비교해서 평균 49.2%의 성능 개선 효과가 있음을 보인다.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1301-1306
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• 2011

RTOS는 임베디드 시스템 환경에서 멀티태스킹 동작을 설계하는데 강력한 도구이다. 그러나 협소한 메모리를 가진 MCU에서는 응용프로그램에 비해 기존의 RTOS가 차지하는 비율이 크기 때문에 적용하기 어려웠다. 본 논문에서는 기존의 RTOS에서 사용빈도가 적은 기능을 제거하고, 스케줄링과 자원 관리의 기능만 가지고 최소한의 코드로 동작하는 경량화된 RTOS를 설계하였다. 공유 스택을 사용하여 사용자 메모리를 확보하며, 태스크의 문맥 전환시에 발생하는 오버헤드를 감소시키고, TCB등의 사이즈를 축소하는 기법을 사용하였다. 설계 및 검증 결과, 커널의 사이즈를 1KB이하로 축소할 수 있었고, 커널과 응용 프로그램의 비율을 고려해 볼 때, 본 논문에서 설계한 RTOS는 4KB이상의 프로그램 메모리를 가진 MCU에서 사용할 수 있다.

• 한국전기전자재료학회논문지
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• 제20권12호
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• pp.1017-1021
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• 2007

To implement tera bit level non-volatile memories of low power and fast operation, proving statistical reproductivity and satisfying reliabilities at the nano-scale are a key challenge. We fabricate the charge trapping nano scaled SONOS unit memories and 64 bit flash arrays and evaluate reliability and performance of them. In case of the dielectric stack thickness of 4.5 /9.3 /6.5 nm with the channel width and length of 34 nm and 31nm respectively, the device has about 3.5 V threshold voltage shift with write voltage of $10\;{\mu}s$, 15 V and erase voltage of 10 ms, -15 V. And retention and endurance characteristics are above 10 years and $10^5$ cycle, respectively. The device with LDD(Lightly Doped Drain) process shows reduction of short channel effect and GIDL(Gate Induced Drain Leakage) current. Moreover we investigate three different types of flash memory arrays.