• 한국정보통신학회논문지
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• 제20권9호
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• pp.1771-1777
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• 2016

본 논문에서는 나노와이어 N-채널 GAA MOSFET의 항복전압 특성을 측정과 3 차원 소자 시뮬레이션을 통하여 분석하였다. 측정에 사용된 나노와이어 GAA MOSFET는 게이트 길이가 250nm이며 게이트 절연층 두께는 6nm이며 채널 폭은 400nm부터 3.2um이다. 측정 결과로부터 나노와이어 GAA MOSFET의 항복전압은 게이트 전압에 따라 감소하다가 높은 게이트 전압에서는 증가하였다. 나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가한 것으로 사료된다. 게이트 스트레스로 게이트 절연층에 양의 전하가 포획되면 채널 포텐셜이 증가하여 항복전압이 감소하고 음의 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다. 항복전압의 측정결과는 소자 시뮬레이션의 포텐셜 분포와 일치하는 것을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.487-487
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• 2013

According to shrinkage of transistor, interface traps have been recognized as a major factor which limits the process development in manufacturing industry. The traps occur through spontaneous generation process, and spread into the forbidden band. There is a large change of current though a few traps are existed at the Si-SiO2 interface. Moreover, the increased temperature largely affects to the leakage current due to the interface trap. For this reason, we made an effort to find out the relationship between temperature and interface trap. The subthreshold swing (SS) was investigated to confirm the correlation. The simulated results show that the sphere of influence of trap is enlarged according to increase in temperature. To investigate the relationship between thermal energy and surface potential, we extracted the average surface potential and thermal energy (kT) according to the temperature. Despite an error rate of 6.5%, change rates of both thermal energy and average surface potential resemble each other in many ways. This allows that SS is affected by the trap within the range of the thermal energy from the surface energy.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권1호
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• pp.1-9
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• 2006

We introduce our in-house program, NANOCAD, for the modeling and simulation of carrier transport in nanoscale MOSFET devices including quantum-mechanical effects, which implements two kinds of modeling approaches: the top-down approach based on the macroscopic quantum correction model and the bottom-up approach based on the microscopic non-equilibrium Green’s function formalism. We briefly review these two approaches and show their applications to the nanoscale bulk MOSFET device and silicon nanowire transistor, respectively.

• 전기전자학회논문지
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• 제13권2호
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• pp.126-131
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• 2009

Wrap-around 전계효과 트랜지스터는 채널과 전극간의 커플링을 매우 커서 채널길이가 짧아지면서 생기는 단채널효과(short channel effect)를 개선시킬 수 있는 이유로 많은 관심을 불러왔다. 본 논문에서는 실리콘 나노와이어를 이용하여 상향식의 wrap-around 전계효과 트랜지스터(FET)의 제작 공정을 소개한다. 소자의 제작 공정은 크게 전자빔 리소그래피, 유전영동(dielectrophoresis)을 이용한 나노와이어의 효과적 정렬 그리고 게이트 전극의 전기 화학적 도금(electrochemical deposition)을 이용한 생성 등의 방법들로 이루어진다. 전기 화학적 도금을 위한 용액은 독성을 띄지 않는 유기물 용액을 사용하였다. 액체 질소를 이용하여 polymethyl methacrylate(PMMA)가 전기화학적 도금시 형태를 잃지 않게 함으로써, 패터닝된 PMMA가 wrap-around 게이트 나노구조를 제작하기 위한 나노 템플릿으로 사용될 수 있도록 하였다.