• 전기전자학회논문지
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• 제23권2호
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• pp.461-468
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• 2019

연속-시간 델타-시그마 ADC는 별도의 안티-엘리아싱 필터가 필요하지 않고, 이산-시간 델타-시그마 ADC에 비해 적은 전력 소모로 넓은 대역폭의 신호를 처리할 수 있는 등 여러 가지 장점을 가지고 있다. 그러나 델타-시그마 ADC의 특성상 높은 주파수의 클럭으로 신호를 샘플링 하여야 하기 때문에, 이를 낮은 데이터 레이트의 고해상도 디지털 신호로 에일리어싱 없이 낮춰 주기 위한 데시메이션 필터가 복잡하고 고속으로 동작해야 한다. 이 논문에서는 연속-시간 델타-시그마 ADC에 펄스-폭-변조를 적용한 구조를 제안하고 이 구조를 이용함으로써 데시메이션 필터를 룩업 테이블을 이용하여 간단하게 구현할 수 있음을 보인다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.64-72
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• 2010

본 논문은 UWB주파수 합성기용 광대역 전압 제어 발진기로 시그마-델타 모듈레이션을 이용하여 미세한 성긴 튜닝을 구현하였다. 제안된 성긴 튜닝 방법은 위상 잡음 성능의 저하 없이 작은 유효 주파수 해상도를 제공한다. 3단계의 성긴 튜닝구조로 전압제어 발진기는 광대역과 미세 튜닝 단계를 동시에 구현한다. 본 전압 제어기를 포함한 주파수 합성기는 0.13 ${\mu}m$ CMOS공정으로 구현되었고, 5.8-6.8 GHz의 대역에 3.9 kHz의 유효 주파수 해상도를 갖는다. 측정된 위상 잡음은 1 MHz 오프셋에서 -108 dBc/Hz이고, 5.9 mW 전력 소모로 16.8 %의 튜닝 범위를 갖으며, 튜닝 범위를 갖는 Figure-of-merit(FoM)은 -181.58 dBc/Hz이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.982-985
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• 1999

An efficient technique to trade off speed for resolution is the sigma-delta modulation (SDM). This paper proposes a new SDM architecture to improve conversion rates and SNR(Signal-to Noise Ratio) by using master clock and four divided clock. The charateristics of the proposed SDM are simulated in MATLAB environment. and optimizing the capacitor sizes is done by iterative processing. other analog characteristics are simulated using 0.65${\mu}{\textrm}{m}$ n-well CMOS process, double poly and single metal. The result of simulation shows that more increasing the effective bits of internal ADC/DAC, bigger the improvement of SNR.

• 전기학회논문지P
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• 제60권1호
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• pp.19-26
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• 2011

In this paper, we designed Interpolation FIR(Finite Impulse Response) filter and 1-bit SDM(Sigma- Delta Modulator) for small digital audio speaker, which has low power consumption and high output characteristics. In order to achieve high linearity and low distortion performance of the systems, we adopt Type I Chevychev FIR filter which has equiripple characteristics in the pass band and proposed high efficient FIR filter structure. SDM is the most efficient modulation technique among the noise shaping techniques. In this paper, we implemented SDM using CIFB(Cascade of Intergrators, Feed-Back) which is generally used in DAC of small digital audio speakers. The proposed SDM structure can achieve high SNR, high-efficiency characteristics and low power consumption in mobile devices. Also considering manufacture of SoC(System on Chip), we performed simulation with Matlab and Verilog HDL to obtain optimal number of operational bits and verified a good experimental results.

• 한국인터넷방송통신학회논문지
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• 제16권2호
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• pp.151-155
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• 2016

우리는 이 논문에서 ADPCM (adaptive differential pulse code modulation)을 적용함으로써 디밍 콘트롤러를 갖는 LED 드라이버의 설계를 제시한다. ADPCM 장비는 고해상도를 가지고 LED 전류를 정확하게 제어하며, 고조파 전류 펄스의 퍼짐으로 인하여 초래되는 RFI 를 감소시켜 준다. 또한 제어 동작의 정밀도를 높여준다. 이 연구에서 LED에 펄스 전류를 인가함으로써 고효율 에너지의 LED를 제어하는 디지털 제어회로의 설계를 제시한다. 우리가 설계한 LED 전류구동시스템은 디지털 제어 부와 아날로그 SMPS (스위치 모드 파워 서플라이)를 별도로 구현한 두개의 시스템이다. 입력레벨이 0.7 인 경우의 시뮬레이션 결과는 시그마 델타 변조를 하여 얻은 D/A 컨버터의 출력을 나타내었다. 개수가 510 개인 펄스신호의 경우 0.15 % 의 정밀도를 얻을 수 있었다.

• 전기전자학회논문지
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• 제16권1호
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• pp.28-33
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• 2012

최근 모바일 기기의 수요의 증가와 더불어 다양한 멀티미디어 기능을 요구함에 따라 배터리 사용시간이 줄어들고 있다. 이에 따라 배터리 사용시간을 늘이기 위한 여러 가지 방법들이 제안되고 있다. 이러한 방법을 구현하기 위해서는 배터리 상태를 정확히 알아야 하며, 이를 위한 고해상도 아날로그-디지털 변환기를 필요로 하게 된다. 기존의 integrating sigma-delta ADC의 경우, 초기화-시간 변환시간을 해상도로 변환을 하지 않는 단점이 있다. 이런 단점으로 인해 bit수에 해당되는 모든 디지털 값을 표현 할 수 없게 된다. 위와 같은 단점을 보완하기 위해 본 논문에서는 올림/내림 계수기를 사용함으로써 초기화-시간 변환시간을 해상도로 변환을 하지 않고도 bit수에 해상되는 모든 디지털 값을 표현 가능하게 하였다. 이로 인해 기존 변환기의 시뮬레이션 결과에 비해 향상된 SDNR을 보여주었다. 또한 휴대용 배터리 관리 시스템에 적합하도록 저전력으로 설계를 진행 하였으며, 0.35-um 공정으로 제작이 이루어졌다.

• 정보처리학회논문지C
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• 제10C권4호
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• pp.455-462
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• 2003

SRTS 지터와 포인터 조정 지터의 감소 방식에 대하여 연구하였다. 스타핑 지터를 감소시키기 위하여 여러 연구들에서 제시되었던 비트 리킹, 판별 경계치 변조 그리고 시그마-델타 변조 방식들을 실제 SRTS 및 포인터 조정 장치에 적용하여 발생되는 지터의 성질을 컴퓨터 시뮬레이션에 의한 방법으로 분석하였다. 위 방식들을 적용한 장치에서 발생되는 포인터 조정 지터는 기존의 지터보다 그 크기가 절반 이하로 감소되며, SRTS 지터는 시스템 파라미터에 따라서 기존의 지터보다 그 크기가 증가 또는 감소하는 것이 밝혀졌다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.44-51
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• 2008

본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.

• 대한전자공학회논문지SP
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• 제41권4호
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• pp.87-92
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• 2004

계조영상을 이진영상으로 변환하는 해프토닝 방법 중 오차확산법은 다른 방법에 비해 우수한 화질을 보이지반 웜 현상, 샤프닝 현상 등의 단점이 있다. 이런 단점을 보완하는 방법으로 Kite는 임계값 변조 방식에 샤프닝 조절 파라미터를 추가하는 방법을 제안하였다. 그러나 여전히 계조값의 변화가 큰 경계부근에서 뭉쳐짐 현상이 남아있다. 따라서 본 논문에서는 국부적으로 존재하는 경계부분의 에지성분의 크기에 따라 파라미터의 양을 조절하는 방법을 제안하였다. 제안방법을 컴퓨터 시뮬레이션으로 검사한 견과 해프톤 영상의 샤프닝이 감소하였으며, 특히 계조의 변화가 큰 경계부분에서 탁월한 화질 개선을 볼 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.497-500
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• 2005

This paper presents a design of a hybrid sensor chip which integrates an A/D converter module and a phase measurement module for measuring power line phase. Recursive sliding DFT based phase measurement module is designed using time shared multiplier which can reduce the size of SoC implementation. A/D converter is based on the sigma delta modulation in order to minimize the implementation space of the analog part and designed to obtain 8-bit resolution. Computer simulations and FPGA implementation are performed to verify hybrid sensor chip design. The hybrid sensor chip for 4-channel power line phase measurement is fabricated by using 0.35 micrometer CMOS process.