• 한국전기전자재료학회논문지
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• 제16권7호
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• pp.573-578
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• 2003

Low temperature selective epitaxial growth of Si and SiGe has been obtained using an industrial single wafer chemical vapor deposition module operating at reduced pressure. Epitaxial Si and heteroepitaxial SiGe deposition with Ge content about 20 % has been studied as extrinsic base for self-aligned heterojunction bipolar transistors(HBTs), which helps to reduce the parasitic resistance to obtain higher maximum oscillation frequencies(f$\_$max/). The dependence of Si and SiGe deposition rates on exposed windows and their evolution with the addition of HCl to the gas mixture are investigated. SiH$_2$Cl$_2$ was used as the source of Si SEG(Selective Epitaxial Growth) and GeH$_4$ was added to grow SiGe SEG. The addition of HCl into the gas mixture allows increasing an incubation time even low growth temperature of 675∼725$^{\circ}C$. In addition, the selectivity is enhanced for the SiGe alloy and it was proposed that the incubation time for the polycrystalline deposit on the oxide is increased probably due to GeO formation. On the other hand, when only SiGe SEG(Selective Epitaxial Growth) layer is used for extrinsic base, it shows a higher sheet resistance with Ti-silicide because of Ge segregation to the interface, but in case of Si or Si/SiGe SEG layer, the sheet resistance is decreased up to 70 %.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.155.2-155.2
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• 2013

Strain-relaxed SiGe layer on Si substrate has numerous potential applications for electronic and opto- electronic devices. SiGe layer must have a high degree of strain relaxation and a low dislocation density. Conventionally, strain-relaxed SiGe on Si has been manufactured using compositionally graded buffers, in which very thick SiGe buffers of several micrometers are grown on a Si substrate with Ge composition increasing from the Si substrate to the surface. In this study, a new plasma process, i.e., the combination of PIII&D and HiPIMS, was adopted to implant Ge ions into Si wafer for direct formation of SiGe layer on Si substrate. Due to the high peak power density applied the Ge sputtering target during HiPIMS operation, a large fraction of sputtered Ge atoms is ionized. If the negative high voltage pulse applied to the sample stage in PIII&D system is synchronized with the pulsed Ge plasma, the ion implantation of Ge ions can be successfully accomplished. The PIII&D system for Ge ion implantation on Si (100) substrate was equipped with 3'-magnetron sputtering guns with Ge and Si target, which were operated with a HiPIMS pulsed-DC power supply. The sample stage with Si substrate was pulse-biased using a separate hard-tube pulser. During the implantation operation, HiPIMS pulse and substrate's negative bias pulse were synchronized at the same frequency of 50 Hz. The pulse voltage applied to the Ge sputtering target was -1200 V and the pulse width was 80 usec. While operating the Ge sputtering gun in HiPIMS mode, a pulse bias of -50 kV was applied to the Si substrate. The pulse width was 50 usec with a 30 usec delay time with respect to the HiPIMS pulse. Ge ion implantation process was performed for 30 min. to achieve approximately 20 % of Ge concentration in Si substrate. Right after Ge ion implantation, ~50 nm thick Si capping layer was deposited to prevent oxidation during subsequent RTA process at $1000^{\circ}C$ in N2 environment. The Ge-implanted Si samples were analyzed using Auger electron spectroscopy, High-resolution X-ray diffractometer, Raman spectroscopy, and Transmission electron microscopy to investigate the depth distribution, the degree of strain relaxation, and the crystalline structure, respectively. The analysis results showed that a strain-relaxed SiGe layer of ~100 nm thickness could be effectively formed on Si substrate by direct Ge ion implantation using the newly-developed PIII&D process for non-gaseous elements.

• 한국진공학회지
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• 제16권6호
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• pp.439-445
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• 2007

RF 및 고속 아날로그 특성 및 제조 공정의 용이성에 의하여 고속 유무선통신 및 초고주파 분야에서 많이 이용되고 있는 SiGe 집적회로에서, SiGe 박막 저항기의편차를 줄여 집적회로의 신뢰성을 높이는 것이 중요하다. 본 논문에서는 실리콘계 박막 저항기 제조 후 발생하는 불균일한 저항 값 분포의 원인 규명과 그 해결 방안에 대하여 고찰한다. SiGe 박막 저항기의 실리사이드가 존재하는 컨택 영역에서 Ti-B석출물의 영향으로 인하여 저항 값의 불균일성 발생하는데, 이를 최소화하기 위하여는 가능한 최대의 boron 이온을 주입할 필요가 있다. SiGe 저항기와 금속을 배선하기 위한 컨택 홀의 크기가 작을수록 SiGe 층 내에서 돌출부가 컨택 홀의 전체면적을 차지하게 될 확률이 커지게 되어 접촉저항이 비정상적으로 커질 확률 또한 높아지게 되므로, 돌출부가 생성되는 SiGe 저항기의 경우는 컨택 홀의 면적을 크게하여 SiGe 저항기의 편차를 개선하였다.

• 한국결정성장학회지
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• 제7권4호
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• pp.578-588
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• 1997

RTCVD법으로 $SiH_4$과 $GeH_4$ 가스를 이용하여 oxidized Si 위에 SiH$_4$: $GeH_4$ flow ratio(1 : 0.1~2 : 1), 증착온도(400~$600^{\circ}C$) 그리고 증착압력(1~50 torr)인 조건에서 다결정 $Si_{1-x}Ge_x$박막을 증착하여, 증착변수 변화에따른 $Si_{1-x}Ge_x$ 박막의 Ge 조성 변화와, Ge 조성이 증착속도에 미치는 영향 등에 대해 살펴보았다. 실험결과, 증착온도와 Ge 조성 증가에따라 증착속도는 증가하였으나 증착온도 증가에따라 Ge 조성이 감소하였다. 또한 증착압력 변화에따른 증착속도와 Ge조성 변화는, 증착압력 10 torr까지는 거의 직선적으로 증가하였으나 그이상에서는 서서히 증가함을 알 수 있었다. 이와같이 10 torr 이상의 증착압력에서 증착속도가 서서히 증가하는것은 물질전달 속도에 비해 표면반응 속도가 늦어져 나타난 현상으로 생각된다.

• 한국전기전자재료학회논문지
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• 제22권11호
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• pp.905-909
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• 2009

The new Junction Field Effect Transistors (JFETs) with Silicon-germanium (SiGe) layers is investigated. This structure uses SiGe layer to prevent out diffusion of boron in the channel region. In this paper, we report electrical properties of SiGe JFET measured under various design parameters influencing the performance of the device. Simulation results show that out diffusion of boron is reduced by the insertion SiGe layers. Because the SiGe layer acts as a barrier to prevent the spread of boron. This proposed JFET, regardless of changes in fabrication processes, accurate and stable cutoff voltage can be controlled. It is easy to maintain certain electrical characteristics to improve the yield of JFET devices.

• ETRI Journal
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• 제25권4호
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• pp.247-252
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• 2003

This paper presents results from experiments on laser-annealed SiGe-selective epitaxial growth (LA-SiGe-SEG). The SiGe-SEG technology is attractive for devices that require a low band gap and high mobility. However, it is difficult to make such devices because the SiGe and the highly doped region in the SiGe layer limit the thermal budget. This results in leakage and transient enhanced diffusion. To solve these problems, we grew in situ doped SiGe SEG film and annealed it on an XMR5121 high power XeCl excimer laser system. We successfully demonstrated this LA-SiGe-SEG technique with highly doped Ge and an ultra shallow junction on p-type Si (100). Analyzing the doping profiles of phosphorus, Ge compositions, surface morphology, and electric characteristics, we confirmed that the LA-SiGe-SEG technology is suitable for fabricating high-speed, low-power devices.

• 대한전자공학회논문지
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• 제26권11호
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• pp.1672-1678
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• 1989

Major problems preventing the device-quality GaAs/Si heterostructure are the lattice mismatch of about 4% and difference in thermal expansion coefficient by a factor of 2.64 between Si and GaAs. Ge is a good candidate for the buffer layer because its lattice parameter and thermal expansion coefficient are almost the same as those of GaAs. As a first step toward developing heterostructure such as GaAs/Ge/Si entirely by a home-built PAE (plasma-assisted epitaxy), Ge films have been deposited on p-type Si (100)substrate by the plasma assisted evaporation of solid Ge source. The characteristics of these Ge/Si heterostructure were determined by X-ray diffraction, SEM and Auge electron spectroscope. PAE system has been successfully applied to quality-good Ge layer on Si substrate at relatively low temperature. Furthermore, this system can remove the native oxide(SiO2) on Si substrate with in-situ cleaning procedure. Ge layer grown on Si substrate by PAE at substrate temperature of 450\ulcorner in hydrogen partial pressure of 10mTorr was expected with a good buffer layer for GaAs/Ge/Si heterostructure.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.1-7
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• 2004

SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.

• 한국진공학회지
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• 제20권2호
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• pp.77-85
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• 2011

실리콘(Si)에 비해 상대적으로 밴드 갭이 작고, 열전도도가 낮으며, 기존의 Si 반도체 공정 기술과 호환이 가능한 실리콘-게르마늄(SiGe) 합금은 트랜지스터, 광수신 소자, 태양전지, 열전 소자 등 다양한 전자 소자에서 사용되고 있다. 본 논문에서는 SiGe 합금이 전자소자에 응용되는 원리 및 응용과 관련된 기술적인 논제들을 고찰한다. Si에 비해 밴드 갭이 작은 게르마늄(Ge)이 그 구성 원소인 SiGe 합금의 밴드 갭은 Si과 Ge의 분률과 상관없이 항상 Si의 밴드 갭 보다 작다. 이러한 SiGe의 작은 밴드 갭은 전류 이득의 손실 없이 베이스 두께를 감소시키는 것을 가능하게 하여 바이폴라 트랜지스터의 동작속도를 향상시킨다. 또한, Si이 흡수하지 못하는 장파장 대의 빛을 SiGe이 흡수하여 광전류를 생성하게 함으로써 태양전지의 변환효율을 증가시킨다. 질량이 서로 다른 Si 및 Ge 원소의 불규칙적인 분포에 의해 발생하는 포논 산란 효과 때문에 SiGe 합금은 순수한 Si 및 Ge과 비교할 때 낮은 열전도도를 갖는다. 낮은 열전도도 특성의 SiGe 합금은 전자 소자 구조 내에서의 열 손실을 억제하는데 효과가 있으므로 Si 반도체 공정 기반의 열전 소자의 구성 물질로서 활용이 기대된다.

• 전자공학회논문지D
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• 제36D권4호
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• pp.86-92
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• 1999

SiGe을 이용한 p형 전계 효과 트랜지스터의 전류 구동 능력 향상을 위하여 이중 δ도핑층을 이용한 MESFET을 설계하고 시뮬레이션을 통하여 전기적 특성의 개선을 확인하였다. 두 δ도핑층 사이의 도핑 농도가 낮은 분리층에 SiGe층을 위치시키면 양자 우물이 형성되어 δ도핑층에서 넘쳐 나온 정공이 Si 채널의 경우보다 더 많아져 전류 구동 능력이 크게 향상된다. δ도핑층 사이의 SiGe층의 두께는 0∼300Å, Ge 구성비는 0∼30%의 범위에서 변화시켜 SiGe 두께 200Å, Ge 구성비 30%일 때 이중 δ도핑 Si 채널 MESFET에 비해 최대 45% 이상 개선될 수 있음을 확인하였다.