• 마이크로전자및패키징학회지
• /
• 제25권3호
• /
• pp.21-30
• /
• 2018

Driven by the recent energy saving trend, conventional silicon based power conversion modules are being replaced by modules using silicon carbide. Previous papers have focused mainly on the electrical advantages of silicon carbide semiconductors that can be used to design switching devices with much lower losses than conventional silicon based devices. However, no systematic study of their thermomechanical reliability in power conversion modules using finite element method (FEM) simulation has been presented. In this paper, silicon and silicon carbide based power devices with three-phase switching were designed and compared from the viewpoint of thermomechanical reliability. The switching loss of power conversion module was measured by the switching loss evaluation system and measured switching loss data was used for the thermal FEM simulation. Temperature and stress/strain distributions were analyzed. Finally, a thermal fatigue simulation was conducted to analyze the creep phenomenon of the joining materials. It was shown that at the working frequency of 20 kHz, the maximum temperature and stress of the power conversion module with SiC chips were reduced by 56% and 47%, respectively, compared with Si chips. In addition, the creep equivalent strain of joining material in SiC chip was reduced by 53% after thermal cycle, compared with the joining material in Si chip.

• 대한전자공학회논문지SD
• /
• 제46권10호
• /
• pp.79-85
• /
• 2009

본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.301-306
• /
• 2015

An ultra-compact and wideband low noise amplifier (LNA) in a quad flat non-leaded (QFN) package is presented. The LNA monolithic microwave integrated circuit (MMIC) is implemented in a $0.25{\mu}m$ GaN IC technology on a Silicon Carbide (SiC) substrate provided by Triquint. A source degeneration inductor and a gate inductor are used to obtain the noise and input matching simultaneously. The resistive feedback and inductor peaking techniques are employed to achieve a wideband characteristic. The LNA chip is mounted in the $3{\times}3-mm^2$ QFN package and measured. The supply voltages for the first and second stages are 14 V and 7 V, respectively, and the total current is 70 mA. The highest gain is 13.5 dB around the mid-band, and -3 dB frequencies are observed at 0.7 and 12 GHz. Input and output return losses ($S_{11}$ and $S_{22}$) of less than -10 dB measure from 1 to 12 GHz; there is an absolute bandwidth of 11 GHz and a fractional bandwidth of 169%. Across the bandwidth, the noise figures (NFs) are between 3 and 5 dB, while the output-referred third-order intercept points (OIP3s) are between 26 and 28 dBm. The overall chip size with all bonding pads is $1.1{\times}0.9mm^2$. To the best of our knowledge, this LNA shows the best figure-of-merit (FoM) compared with other published GaN LNAs with the same gate length.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 춘계학술대회
• /
• pp.757-759
• /
• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.

• Design & Manufacturing
• /
• 제14권3호
• /
• pp.23-30
• /
• 2020

Laser Assisted Thermo-Compression Bonding (LATCB) has been proposed to improve the "chip tilt due to the difference in solder bump height" that occurs during the conventional semiconductor chip bonding process. The bonding module of the LATCB system has used a piezoelectric actuator to control the inclination of the compression jig on a micro scale, and the piezoelectric actuator has been directly coupled to the compression jig to minimize the assembly tolerance of the compression jig. However, this structure generates a lateral force in the piezoelectric actuator when the compression jig is tilted, and the stacked piezoelectric element vulnerable to the lateral force has a risk of failure. In this paper, the optimal design of the flexure hinge was performed to minimize the lateral force generated in the piezoelectric actuator when the compression jig is tilted by using the displacement difference of the piezoelectric actuator in the bonding module for LATCB. The design variables of the flexure hinge were defined as the hinge height, the minimum diameter, and the notch radius. And the effect of the change of each variable on the stress generated in the flexible hinge and the lateral force acting on the piezoelectric actuator was analyzed. Also, optimization was carried out using commercial structural analysis software. As a result, when the displacement difference between the piezoelectric actuators is the maximum (90um), the maximum stress generated in the flexible hinge is 11.5% of the elastic limit of the hinge material, and the lateral force acting on the piezoelectric actuator is less than 1N.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.866-869
• /
• 2015

시스템-온-칩(system-on-chip, SoC)내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 효율을 높이기 위한 전압 스케일링은 필수적인 요소가 되었다. 문턱전압 근처 동작(near-threshold voltage computing, NTC)은 칩 에너지 효율을 10배 가까이 향상시킬 수 있는 기술로서 전통적인 초 문턱전압 동작(super-threshold voltage computing, STC)의 한계를 극복할 수 있을 것으로 기대되고 있다. 저성능 매니코어(manycore) 시스템으로 동작하는 NTC는 에너지 효율을 극대화할 수 있지만 성능 유지를 위한 코어 수의 증가는 상당한 면적 증가를 수반한다. 본 논문에서는 성능, 전력 및 면적 간의 trade-off를 고려하여 면적 제약조건 하에서 NTC 코어 수 및 캐시 및 클러스터 크기 결정 알고리즘을 통해 요구 성능을 만족시키면서 전력 소모를 최적화하는 방법을 제안한다. 실험을 통해 면적 제약조건 속에서 기존의 STC 코어에서의 성능을 유지한 채 전력소모를 약 16.5% 감소시킬 수 있음을 보여준다.

• Journal of Information Processing Systems
• /
• 제8권2호
• /
• pp.347-358
• /
• 2012

Recently, security researches have been processed on the method to cover a broader range of hacking attacks at the low level in the perspective of hardware. This system security applies not only to individuals' computer systems but also to cloud environments. "Cloud" concerns operations on the web. Therefore it is exposed to a lot of risks and the security of its spaces where data is stored is vulnerable. Accordingly, in order to reduce threat factors to security, the TCG proposed a highly reliable platform based on a semiconductor-chip, the TPM. However, there have been no technologies up to date that enables a real-time visual monitoring of the security status of a PC that is operated based on the TPM. And the TPB has provided the function in a visual method to monitor system status and resources only for the system behavior of a single host. Therefore, this paper will propose a m-TMS (Mobile Trusted Monitoring System) that monitors the trusted state of a computing environment in which a TPM chip-based TPB is mounted and the current status of its system resources in a mobile device environment resulting from the development of network service technology. The m-TMS is provided to users so that system resources of CPU, RAM, and process, which are the monitoring objects in a computer system, may be monitored. Moreover, converting and detouring single entities like a PC or target addresses, which are attack pattern methods that pose a threat to the computer system security, are combined. The branch instruction trace function is monitored using a BiT Profiling tool through which processes attacked or those suspected of being attacked may be traced, thereby enabling users to actively respond.

• 한국전자통신학회논문지
• /
• 제9권5호
• /
• pp.561-566
• /
• 2014

발광 반도체칩을 주재료로 하는 LED의 열 문제를 해결하기 위해 1개의 보드에 밀집형으로 배열한 COB(Chip on Board)에 관한 관심이 증가하고 있다. 고출력 COB LED의 경우, 소비전력이 높아 발생되는 열을 해결하기 위한 방열이 필수적이며 소자의 온도가 상승하면 효율적인 광 방출을 저해하게 되며 열적 스트레스에 따라 소자의 수명이 급격히 저하된다. 이러한 열적인 문제점을 해결하기 위해 본 논문에서는 13.5W급 COB LED와 형상이 다른 4 개의 방열판을 패키징하여 Solidworks Flow Simulation을 통한 열적 특성을 분석한 후, 가장 우수한 특성을 가진 방열판 형상을 실물로 제작하여 13.5W급 COB LED 다운라이트 소자와 결합시킨 다음, $1m^3$ 공간에서 접촉식 온도계와 비접촉식 온도계를 사용하여 LED 소자와 방열판 간의 열적 특성을 실물 실험을 통하여 분석 평가하였다.

• 한국정보통신학회논문지
• /
• 제11권4호
• /
• pp.793-799
• /
• 2007

제안된 방법은 다른 이미지 서브트랙션 방법에 대하여 커다란 성능향상을 보임을 일련의 실험들을 통하여 보여준다. 일반적으로 수 마이크로 단위로 계측되는 반도체의 검사 정밀도를 높이기 위해서는 라인스캔 카메라가 이용된다. 그러나 불량 검사는 스캔속도와 조명조건에 매우 민감하기 때문에 정확한 경계검출 알고리즘이 필요하다. 본 논문에서는 반도체 칩의 범프 불량 검출의 정확성을 높이기 위해서 서브픽셀을 적용한 경계 검출을 제안하였다. 범프 에지는 범프 중심점에서 네 방향으로 1차 도함수에 의해서 검출되고 서브픽셀 방법으로 정확한 에지 위치를 찾는다. 그리고 범프 돌기, 범프 브리지, 범프 변색에 의해 범프 크기 가 변할 수 있기 때문에 에러를 최소화 하기 위해서 최소자승법을 이용하여 정확한 범프 경계를 구한다. 실험 결과 제안된 방법은 기존의 다른 경계 검출 알고리즘에 비하여 커다란 성능향상을 보였다.

• 한국정보통신학회논문지
• /
• 제11권2호
• /
• pp.322-329
• /
• 2007

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다.