• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1378-1381
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• 2002

This paper describes a control network which has a new node structure in the LonWorks networks. The proposed node structure is applicable to flexible and more complex applications which are impossible in the conventional Lonworks node structure. We implemented a node in order to evaluate the proposed control networks and verified the commercial feasibility and compatibility by experimenting the implemented node in the conventional Lonworks control networks.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.619-620
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• 2006

This paper presents a design of a 6-bit 2.704Gsamples/s D/A converter (DAC) for DS-CDMA UWB transceivers. The proposed DAC was designed with a current steering segmented 4+2 architecture for high frequency sampling rate. For low glitches, optimized deglitch circuit is adopted for the selection of current sources. The measured integral nonlinearity (INL) is -0.081 LSB and the measured differential nonlinearity (DNL) is -0.065 LSB. The DAC implemented in a 0.13um CMOS technology shows s spurious free dynamic range (SFDR) of 50dB from dc to Nyquist frequency. The prototype DAC consumes 28mW for a Nyquist sinusoidal output signal at a 2.704Gsamples/s. The chip has an active area of $0.76mm^2$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.

• 유통과학연구
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• 제20권12호
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• pp.23-33
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• 2022

Purpose: The objective of the study is to examine the role of approval goals, subjective norm, internal motivation, external motivation, attitude towards behavior, and perceived behavioral control on retail consumer's intention to consume fortified food in Pakistan. Research design, data, and methodology: The study was quantitative in nature. That is why the data were collected from 384 respondents approaching retail stores of Lahore, Gujranwala, and Faisalabad using mall intercept survey. Partial least squares structural equation modeling (PLS-SEM) was used to analyze the data. Results: The results show that approval goals significantly influence subjective norms. Secondly, subjective norms positively influence internal and external motivation. Thirdly, attitude towards behavior and internal motivation significantly impacted on intention. However, the findings of the study show, non-significant relationship of external motivation and perceived behavioral control with intention to consume fortified food. Conclusion: Theory of reasoned goal pursuit was used to investigate consumer intention to consume fortified food in Pakistan. This study is helpful for the marketers to create a word-of-mouth strategy to enhance positive word of mouth for the company, which ultimately beneficial to develop the distribution strategy of the firm. Fortified food is full of health enriched ingredients which is beneficial for society at large.

• 한국균학회지
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• 제21권4호
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• pp.310-315
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• 1993

P. chrysosporium, SC 26 균주(菌株)를 이용하여 0.1% Tween 20, veratryl alcohol 및 benzyl alcohol 이 첨가된 배지(培地)에 접종(接種)한 후 진탕배양하여 ligninase역가를 조사한 결과는 다음과 같다. 배지(培地)에 Tween 20를 단독으로 처리했을 경우에는 ligninase 의 생성(生成)이 적었으나, 0.1% Tween 과 0.4 mM veratryl alcohol을 첨가했을 때 높았으며 , 최대 역가까지의 소요일수는 5일이었다. 또한 0.1% Tween 20 과 10 mM benzyl alcohol을 처리했을때 ligninase의 역가가 가장 높았으며, 최대 역가까지의 소요일수는 8일이였다.

• 한국콘텐츠학회논문지
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• 제17권2호
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• pp.137-148
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• 2017

본 연구의 목적은 유아의 자아탄력성을 측정할 수 있는 척도를 개발하여 타당도와 신뢰도를 검증하는 것이다. 연구대상은 광주광역시와 전남지역에 소재한 유아교육기관에 재원하고 있는 만3, 4, 5세 유아 289명이었다. 수집된 자료는 SPSS 18.0, AMOS 18.0 프로그램을 사용하여 요인분석과 신뢰도 분석을 하였다. 탐색적 요인분석 결과 '주의집중', '정서조절', '자기효능감', '공감', '또래관계'의 5개 요인의 26문항이 구성되었다. 확인적 요인분석 결과 모델 적합도 지수는 RMSEA=.059, NNFI=.901와 CFI=.913로 나타났고, 공인타당도 검증을 위해 KPRC의 자아탄력성 척도와 상관관계를 확인한 결과 두 척도 간에는 높은 상관을 보이는 것으로 나타났다. 또한 내적일관성 지수인 Chronbach ${\alpha}$를 분석한 결과 신뢰도도 양호한 것으로 나타났다. 따라서 본 연구에서 개발된 척도는 유아의 자아탄력성을 측정하기 위한 척도로서 신뢰도와 타당도가 적합한 것으로 나타났다.

• 한국콘텐츠학회논문지
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• 제16권5호
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• pp.746-759
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• 2016

본 연구의 목적은 STEAM(융합인재교육)활동이 유아의 과학과정기술과 문제해결력에 미치는 효과를 알아보는데 있다. 연구대상은 G시에 소재한 S어린이집과 H어린이집의 만 5세 유아 34명으로 실험집단 17명과 통제집단 17명 이었다. 실험집단은 8주 동안 STEAM 활동에 참여하였고, 통제집단은 일반적인 과학 활동에 참여하였다. 연구절차는 예비연구, 사전검사, 실험처치, 사후검사의 순으로 이루어졌다. 연구결과는 다음과 같다. 첫째, 실험집단은 전체 과학과정 기술에서 통제집단보다 유의미하게 점수가 높은 것으로 나타났다. 둘째, 실험집단은 전체 문제해결 능력에서 유의미하게 점수가 높은 것으로 나타났다. 이러한 결과는 유아의 STEAM 활동 경험이 유아의 과학과정기술과 유아의 문제해결 능력 향상에 효과적인 교수학습방법이 될 수 있다는 것을 제안한다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.

• 한국균학회지
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• 제22권3호
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• pp.254-259
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• 1994

P. chrysosporium BKM-F-1767 및 C. subvermispora FP90031-SP. 균사를 이용하여 ligninase와 laccase 활성제고를 위한 배앙방법을 검토한 결과는 다음과 같다. P. chrysosporium의 왕복진탕배양시 (150 rpm) 배양액량은 45-60 ml가 ligninase 활성제고에 적합하였으며 60 ml 배양은 최대활성 출현일이 빨리 나타났다. C. subvermispora의 정치배양시, 2% M.E.+0.1% Y.E.+0.1% T.W.20+1mMVA 처리에서 ligninase 활성이 가장 높았고 laccase의 활성은 2% M.E.+0.1% Y.E.+0.1% T.W.20+6 mMBA에서 최고 수준을 나타내었다.